芯片制造，新拐點(diǎn)？

當(dāng)與可圖案化金屬（如 Ru）結(jié)合使用時(shí)，半鑲嵌（semi-damascene）有望實(shí)現(xiàn) RC、面積、成本和功率效率，以提供互連縮放路徑。

1997 年，邏輯和內(nèi)存芯片后段 (BEOL：back-end-of-line) 中引入了 CU 雙大馬士革（CU DUALdamascene）集成方案，標(biāo)志著半導(dǎo)體歷史上的一個(gè)轉(zhuǎn)折點(diǎn)。芯片制造商從減法鋁圖案化（subtractive Al patterning）轉(zhuǎn)向濕法工藝，如銅電鍍和化學(xué)機(jī)械拋光 (CMP)。這種徹底的轉(zhuǎn)變是為了應(yīng)對(duì)鋁基互連中不斷增加的 RC 延遲，這是電阻電容 (RC) 乘積增加的結(jié)果。Cu 雙大馬士革具有成本效益，適用于 BEOL 堆棧的多層，有望實(shí)現(xiàn)許多后續(xù)邏輯和內(nèi)存技術(shù)。

但幾年后，最關(guān)鍵的 BEOL 層內(nèi)的金屬間距將降至 20nm 以下。當(dāng)這種情況發(fā)生時(shí)，Cu 雙大馬士革將失去動(dòng)力。隨著金屬線尺寸的縮小接近 Cu 的電子平均自由程，RC 延遲將急劇增加。此外，Cu 金屬化需要屏障、襯墊和覆蓋層，以確保良好的可靠性并防止 Cu 向外擴(kuò)散到電介質(zhì)中。但這些額外的層開始消耗總可用線寬的很大一部分，這意味著互連金屬本身無(wú)法充分利用寶貴的導(dǎo)電面積。這些問題迫使芯片行業(yè)研究在緊密金屬間距下具有更好性能系數(shù)的替代金屬化方案。

在 2017 年提交初始專利后，imec 于 2020 年向半導(dǎo)體界提出了一種新的金屬化概念，并將其命名為“半鑲嵌”（semi-damascene）。與基于 Al 的金屬化一樣，半鑲嵌集成從第一個(gè)局部互連金屬層的直接圖案化（或減法金屬化）開始，因此需要可圖案化的金屬，例如 W、Mo、Ru 等（圖 1）。然后以單鑲嵌方式對(duì)與下一個(gè)互連層連接的通孔進(jìn)行圖案化：在電介質(zhì)中蝕刻的孔用金屬填充并過(guò)度填充 - 這意味著金屬沉積持續(xù)進(jìn)行，直到在電介質(zhì)上形成一層金屬。隨后對(duì)該金屬層進(jìn)行掩蔽和蝕刻以形成第二互連層，其線條與第一層正交。

半鑲嵌的價(jià)值主張很有前景。它可以被視為一種雙層金屬化模塊，可能可擴(kuò)展到多層——從而具有成本效益。減法蝕刻允許比傳統(tǒng) Cu 互連更高的金屬線縱橫比 (AR)，從而改善電阻。至于電介質(zhì)，金屬線可以與氣隙結(jié)合，而不是低 k 電介質(zhì)間隙填充。氣隙提供較低的介電常數(shù)，從而導(dǎo)致較小的層內(nèi)電容。除了具有 RC 效率外，半鑲嵌還消除了金屬 CMP 的使用，簡(jiǎn)化了工藝流程并改善了線高控制。使用難熔金屬也有好處。它們有望在不使用阻擋層的情況下使用，從而提供低通孔和線電阻。它們還更耐電遷移，并且在減小尺寸的情況下總體上比 Cu 提供更低的電阻。

一項(xiàng)有前途的顛覆性技術(shù)

自從 imec 引入半鑲嵌集成以來(lái)，多個(gè)組織開始研究類似的新方案，并通過(guò)模擬和實(shí)驗(yàn)取得了穩(wěn)步進(jìn)展。如今，該方案的第一步，即第一金屬層的減法蝕刻，已由多個(gè)組織在會(huì)議上成功演示和報(bào)告。實(shí)驗(yàn)清楚地表明，在第一個(gè)局部互連層中用減法蝕刻的 Ru 代替 Cu 已經(jīng)可以提供非常想要的好處，即使在適度的線 AR ~2 下也是如此。對(duì)于后續(xù)幾代，AR 可以增加到 3 或 6，然后組合成多個(gè)局部金屬層。越來(lái)越多的研發(fā)證據(jù)表明，半鑲嵌確實(shí)是一個(gè)有效的選擇，提供了互連縮放路徑。

與此同時(shí)，也存在一些疑問。業(yè)界目前正在考慮將第一代半鑲嵌工藝推進(jìn)到開發(fā)階段，即實(shí)際生產(chǎn)之前的階段。與任何新技術(shù)一樣，行業(yè)不會(huì)一蹴而就。半鑲嵌集成顛覆了制造 BEOL 的傳統(tǒng)技術(shù)。它需要新的工具和材料，而且可能有些缺陷機(jī)制在研究階段沒有被捕捉到。只有當(dāng)該技術(shù)能夠跨越幾代技術(shù)時(shí)，這種投資才有意義。雖然第一步只有一層金屬層已經(jīng)得到充分記錄，但兩層甚至多層集成方案的實(shí)施——可以充分利用半鑲嵌的能力和優(yōu)勢(shì)——卻討論得較少。這就是為什么 imec 鼓勵(lì)研發(fā)界展開討論，幫助填補(bǔ)剩余的“空白”，并在互連技術(shù)會(huì)議上分享關(guān)于多層集成的見解。

imec 互連路線圖

Imec 提議逐步引入后續(xù)幾代半鑲嵌技術(shù)。第一代半鑲嵌技術(shù)預(yù)計(jì)將用于 imec A10 或 A7 邏輯技術(shù)節(jié)點(diǎn)，其中最關(guān)鍵互連的金屬間距將達(dá)到 18nm（圖 2）。屆時(shí)，GAA 納米片集成有望成為主流，而 CFET 尚未到位。因此，引入半鑲嵌技術(shù)將是芯片制造商必須應(yīng)對(duì)的唯一重大變化。

Imec 提議在 M0 中引入減法蝕刻的 Ru，這是沿線中點(diǎn) (MOL：middle of line) 的第一個(gè)局部金屬層。第一代產(chǎn)品將采用金屬線 AR 2，略高于當(dāng)今典型的 Cu 線 AR（~1.6）。結(jié)合無(wú)阻擋 Ru 在緊密金屬間距下的良好性能，這種方法已經(jīng)比 Cu 具有更好的電阻和可靠性。

在第二代中，imec 的目標(biāo)是將 M0 互連線的 AR 增加到 3，這將進(jìn)一步降低電阻，并將 M0 與無(wú)阻擋通孔相結(jié)合。由于較高的 AR 往往會(huì)增加層內(nèi)電容，因此這一代需要?dú)庀抖皇堑?k 介電間隙填充。除了提供較低的介電常數(shù)外，使用氣隙還可以避免“間隙填充問題”：以均勻的方式用電介質(zhì)填充窄溝槽的挑戰(zhàn)。

通過(guò)以半鑲嵌方式添加通孔和第二層金屬層，第三代將實(shí)現(xiàn)真正的半鑲嵌集成，M0 和 M2 局部金屬層（BEOL 中最關(guān)鍵的層）。第四代可能會(huì)看到更多的半鑲嵌層。AR 將逐漸增加到 4、5 甚至更多 - 具體取決于可行性。當(dāng)與氣隙結(jié)合時(shí)，預(yù)計(jì)最高可達(dá) ~AR=6，與其他選項(xiàng)相比具有足夠的 RC 優(yōu)勢(shì)（圖 3）。

從長(zhǎng)遠(yuǎn)來(lái)看，我們稱之為第五代，imec 設(shè)想替代金屬將進(jìn)入半鑲嵌路線圖?？紤]可圖案化的二元或三元化合物，它們?cè)诰o密的互連間距下具有比單一金屬更好的品質(zhì)因數(shù)。

因此，半鑲嵌工藝可以成為 BEOL 制造的下一個(gè)轉(zhuǎn)折點(diǎn)。它具有極佳的價(jià)值主張，不僅在電阻、電容和面積消耗方面。實(shí)驗(yàn)和模擬還表明，與 Cu 雙鑲嵌方案相比，它的功耗更低，熱性能更好。同時(shí)，如上所述的分步實(shí)施將允許最大限度地降低引入新技術(shù)所帶來(lái)的風(fēng)險(xiǎn)。

實(shí)現(xiàn)先進(jìn)半鑲嵌工藝

雖然第一代和第二代已準(zhǔn)備好進(jìn)入開發(fā)階段，但仍需要進(jìn)行更多研究來(lái)展示和完善下一代半鑲嵌技術(shù)。主要挑戰(zhàn)可以歸結(jié)為多層半鑲嵌集成、AR 的增加以及第五代新金屬的探索。

以下是 imec 研究人員報(bào)告的最新進(jìn)展。這些結(jié)果不僅旨在填補(bǔ)剩余的空白。他們還旨在引發(fā)討論并鼓勵(lì)其他研究機(jī)構(gòu)補(bǔ)充 imec 的研究——以造福整個(gè)生態(tài)系統(tǒng)。

邁向先進(jìn)互連的多層集成方案如前所述，半鑲嵌本質(zhì)上是一種兩金屬層集成方案，可能可擴(kuò)展到多層。但多層方案的工藝優(yōu)化仍處于起步階段。實(shí)現(xiàn)它們的最佳方法是什么？應(yīng)該使用哪些光刻和蝕刻工藝、硬掩模和抗蝕劑？以及如何集成連接后續(xù) BEOL 層極窄互連線的通孔？

為了解決最后一個(gè)問題，imec 早些時(shí)候提出了完全自對(duì)準(zhǔn)通孔 (FSAV：fully self-aligned

via) 作為半鑲嵌的關(guān)鍵構(gòu)建塊。FSAV 確保線路和通孔（通孔頂部和底部）的正確對(duì)齊，這對(duì)于實(shí)現(xiàn)低通孔到線路泄漏至關(guān)重要。到目前為止，包括 imec 在內(nèi)的多個(gè)研究機(jī)構(gòu)已經(jīng)提出了幾種 FSAV 集成方案。

在 IITC 2024 上，imec 率先對(duì)不同的 FSAV 集成選項(xiàng)進(jìn)行基準(zhǔn)測(cè)試（圖 4），旨在探索如何在 300 毫米晶圓廠中最好地實(shí)施 FSAV 。換句話說(shuō)：我們?nèi)绾尾拍芡ㄟ^(guò)最佳的通孔到線覆蓋來(lái)滿足目標(biāo)通孔電阻，同時(shí)確保整個(gè) 300 毫米晶圓的低變異性和良好的可重復(fù)性？

除了傳統(tǒng)的單鑲嵌方案 (FSAV) 來(lái)創(chuàng)建通孔（即通過(guò)在 SiO2 電介質(zhì)中蝕刻一個(gè)孔然后用金屬填充來(lái)創(chuàng)建通孔）之外，imec 還探索了兩種基于柱的 FSAV 集成方案（即通過(guò)直接蝕刻金屬層將通孔形成為柱）。這兩種變體被稱為“混合柱”（HP-FSAV）和“帶有蝕刻停止層的柱”（PE-FSAV）。

三種集成方案在工藝步驟數(shù)量、所用的圖案化和蝕刻工藝、硬掩模集成和光刻膠類型（例如，允許 EUV 光刻色調(diào)反轉(zhuǎn)以啟用支柱）方面有所不同。但對(duì)于這三種情況，都展示了達(dá)到目標(biāo)通孔電阻和通孔到線覆蓋裕度的可行性（圖 5）。最顯著的差異與整個(gè)晶圓上實(shí)現(xiàn)的電阻均勻性有關(guān)。所有集成方案都提供了足夠的通孔光刻和蝕刻工藝窗口。因此，它們與我們工具供應(yīng)商目前提供的直接金屬蝕刻設(shè)備兼容。imec 的其他研究表明，自對(duì)準(zhǔn)窗口也可用于實(shí)現(xiàn)氣隙，當(dāng)線路 AR 進(jìn)一步增加時(shí)，這將需要繼續(xù)發(fā)揮電容優(yōu)勢(shì)。

因此，今天的現(xiàn)狀證明，至少有兩層半鑲嵌技術(shù)在技術(shù)上是可行的。同時(shí)，展示的晶圓數(shù)量有限。因此，imec 鼓勵(lì)其他組織補(bǔ)充這一難題，讓行業(yè)生態(tài)系統(tǒng)“決定”最佳選擇。

逐步增加半鑲嵌線的縱橫比：理解和緩解障礙。通過(guò)進(jìn)一步增加其 AR，可以持續(xù)降低 Ru 半鑲嵌線的電阻。2022 年，imec 首次展示了證據(jù)，證明使用 AR 6 的半鑲嵌（圖 6）確實(shí)可以顯著提高 RC 指標(biāo)，優(yōu)于較低 AR 方案。不久之后，初步實(shí)驗(yàn)表明，高 AR 線也與多層方案兼容。

雖然人們對(duì)具有適度 AR（2 和 3）的互連線的形成了解得比較清楚，但要提高 AR 并保持良好的線路電阻和可靠性，需要掌握一些技術(shù)。事實(shí)證明，這幾乎挑戰(zhàn)了每個(gè)工藝步驟——包括圖案化和蝕刻、清潔和缺陷控制。例如，直接金屬蝕刻會(huì)“攻擊” Ru 線的側(cè)壁，導(dǎo)致線路斷裂缺陷。而且這種情況會(huì)隨著 AR 的增加而惡化。要獲得盡可能低的線路電阻，就需要對(duì)高 AR 線路的形成和可靠性有更基本的了解。

作為第一個(gè)重要見解，imec 的研究人員發(fā)現(xiàn)，用于形成高 AR 金屬線的堆棧成分對(duì)半鑲嵌線的電阻有很大影響。線路斷裂缺陷被證明是影響堆棧相關(guān)設(shè)備性能的主要因素。Imec 通過(guò)多次實(shí)驗(yàn)找到了最佳堆棧，首先沉積 1nm TiN 以提高粘附性，然后進(jìn)行物理氣相沉積 (PVD) Ru。與研究中使用的其他成分相比，該堆棧在整個(gè)金屬線高度上提供最低的電阻。其次，該研究首次表明，線缺陷受 Ru 金屬晶粒的晶粒結(jié)構(gòu)和晶體取向的影響。這些形態(tài)參數(shù)在很大程度上取決于用于沉積 Ru 的方法，有利于使用 PVD。

除了深入了解影響 Ru 線電阻的參數(shù)外，imec 最近還提出了一種獨(dú)特的方法，從電阻和均勻性的角度進(jìn)一步改善高 AR 線：在兩個(gè) Ru 層之間夾一層亞納米 TiN 或 W 層。與沒有此額外層的堆棧相比，這種堆棧在直接金屬蝕刻過(guò)程中不易受到橫向攻擊和形成斷線。這種“缺陷緩解層”的主要好處是，它能夠?qū)崿F(xiàn)高 AR 和長(zhǎng)長(zhǎng)度的低缺陷線，這對(duì)AR>6的 Ru 半鑲嵌來(lái)說(shuō)是一個(gè)有希望的方向。結(jié)果在 2024 年 VLSI 研討會(huì)上進(jìn)行了展示。

實(shí)驗(yàn)工作表明，在 24nm 間距以下的線路上具有良好的可靠性行為（圖 7）。但同時(shí)，還需要開展更多工作來(lái)優(yōu)化和擴(kuò)展結(jié)果以達(dá)到 18nm 間距，展示與集成氣隙的兼容性，并展示足夠的時(shí)間相關(guān)電介質(zhì)擊穿 (TDDB：time-dependent dielectric breakdown) 和機(jī)械可靠性裕度。

先進(jìn)互連：尋找替代導(dǎo)體。到目前為止，半鑲嵌集成方面的工作主要集中在使用 Ru 作為首選導(dǎo)體。幾年前，imec 開始研究是否有其他具有更好前景的金屬。搜索范圍從元素金屬擴(kuò)展到二元和三元有序化合物 。在一項(xiàng)有希望的初步研究之后，全球多個(gè)研發(fā)小組開始接受這個(gè)想法，并加入了尋找候選合金的行列。該社區(qū)最近聚集在 VLSI 2024 專題研討會(huì)上，主題為“用于先進(jìn)互連的新型金屬”。該研討會(huì)由 imec 組織，旨在從工業(yè)和學(xué)術(shù)角度討論最新技術(shù)和未來(lái)的研究方向。

由于潛在合金的清單非常龐大，imec 開始研究時(shí)建立了一種獨(dú)特的方法來(lái)篩選和排列可能的候選材料。確定了兩個(gè)與 Cu 對(duì)比的優(yōu)值：化合物的內(nèi)聚能以及體電阻率與載流子平均自由程的乘積。從頭算模擬揭示了一個(gè)候選材料的子列表，例如金屬間鋁化物，這是進(jìn)一步實(shí)驗(yàn)工作的起點(diǎn)。

如今，世界各地的研究小組都在研究這些候選合金在縮小尺寸時(shí)電阻率的表現(xiàn)。例如，當(dāng)金屬間鋁化物沉積在薄膜中時(shí)，薄膜形成過(guò)程中涉及的缺陷機(jī)制似乎會(huì)影響電阻率行為（圖 8）。了解這種相關(guān)性將是控制電阻的關(guān)鍵。Imec 還認(rèn)為，整體和局部成分控制是最小化電阻的重要手段。

一旦找到優(yōu)化有前景的二元和三元合金電阻的方法，下一步就是將其應(yīng)用于相關(guān)的金屬化方案，并解決與半鑲嵌工藝相關(guān)的挑戰(zhàn)。Imec 鼓勵(lì)大學(xué)和研究小組合作探索圖案化和蝕刻策略，并制定工藝方向。盡管還有很多工作要做，但替代金屬的研究是一個(gè)有前途的途徑，而且正在取得穩(wěn)步進(jìn)展。仍需要密切合作，最終將它們引入第五代半鑲嵌集成。

結(jié)論

半鑲嵌金屬化可能成為 BEOL 制造的下一個(gè)轉(zhuǎn)折點(diǎn)，目前業(yè)界正在討論在第一個(gè)局部互連層中引入減法蝕刻。盡管第一代半鑲嵌技術(shù)目前尚未投入生產(chǎn)，但根據(jù)實(shí)驗(yàn)證據(jù)，imec 已經(jīng)開始展望新一代半鑲嵌技術(shù)。重點(diǎn)是多層金屬和通孔、逐步增加縱橫比以及引入新金屬。要使這些下一代技術(shù)成為現(xiàn)實(shí)，需要學(xué)術(shù)界和工業(yè)界的共同努力和更多數(shù)據(jù)以及強(qiáng)有力的投入。

文章來(lái)源：半導(dǎo)體行業(yè)觀察