HI技術(shù)的進(jìn)步是實(shí)現(xiàn)ICT中可預(yù)見(jiàn)的重大轉(zhuǎn)變的關(guān)鍵，其中包括：

• 用于生成更智能的世界-機(jī)器接口的模擬硬件

• 徹底新穎的存儲(chǔ)解決方案和內(nèi)存

• 處理高度互聯(lián)系統(tǒng)中出現(xiàn)的新安全挑戰(zhàn)的硬件

• 人工智能（AI）

• 通用計(jì)算的能量消耗呈指數(shù)增長(zhǎng)

能耗每三年翻倍，超越了尺寸縮放取得的效率改進(jìn)，需要新的計(jì)算范式。因此，本章要解決的廣泛目標(biāo)是：

• 宏偉目標(biāo)：

  發(fā)現(xiàn)具有根本新的計(jì)算軌跡的計(jì)算范式/架構(gòu)，實(shí)現(xiàn)超過(guò)100萬(wàn)倍的能效改進(jìn)。

• 章節(jié)目標(biāo)：

  開(kāi)發(fā)整合模擬和數(shù)字系統(tǒng)的技術(shù)，包括神經(jīng)形態(tài)和量子計(jì)算、感應(yīng)、光子學(xué)和無(wú)線通信。

高級(jí)封裝和異質(zhì)集成的本章范圍包括（但不限于）：

• 芯片-封裝架構(gòu)和協(xié)同設(shè)計(jì)

• 下一代互連技術(shù)

• 電力傳輸和熱管理

• 材料

• 襯底

• 裝配和測(cè)試

• 性能和工藝建模以及模型驗(yàn)證

• 可靠性

先進(jìn)封裝下的跨領(lǐng)域活動(dòng)包括：

總的來(lái)說(shuō)，不同的應(yīng)用需要特定領(lǐng)域的架構(gòu)和適當(dāng)?shù)南到y(tǒng)集成策略，確保信號(hào)和電源完整性、功率轉(zhuǎn)換和傳送、可測(cè)試性和安全性的同時(shí)高效實(shí)現(xiàn)性能、功耗、面積和成本（PPAC）的權(quán)衡。系統(tǒng)集成可能的解決策略包括：將獨(dú)立生產(chǎn)的組件通過(guò)水平集成到更高級(jí)別的SiP，將獨(dú)立芯粒進(jìn)行三維（3D）堆疊，以及在單片集成的片上系統(tǒng)（SoC）中進(jìn)行邏輯和存儲(chǔ)的精細(xì)層疊制作。SiP的架構(gòu)和物理設(shè)計(jì)需要高保真度和高效性的建模工具和技術(shù)，包括基于機(jī)器學(xué)習(xí)的工具。

朝著高密度3D系統(tǒng)集成的進(jìn)展將提高帶寬密度和能效。水平和垂直互連間距縮放以及下一代互連技術(shù)是實(shí)現(xiàn)高帶寬密度和能效的關(guān)鍵方法。由于I/O帶寬將與計(jì)算核心的縮放成比例增長(zhǎng)，伴隨著封裝引腳數(shù)和I/O功耗的指數(shù)級(jí)增長(zhǎng)，光互連的替代創(chuàng)新是必要的，因?yàn)樗梢蕴峁└邘捗芏?、能效和覆蓋范圍。

系統(tǒng)集成挑戰(zhàn)不僅需要芯片-封裝協(xié)同設(shè)計(jì)，它還涉及封裝材料的選擇、互連間距縮放的工藝開(kāi)發(fā)以及熱解決方案設(shè)計(jì)，同時(shí)需滿足可靠性和制造良率的目標(biāo)。這反過(guò)來(lái)需要先進(jìn)的熱點(diǎn)和缺陷計(jì)量、測(cè)試和模擬，從基本原理上把控系統(tǒng)性能和可靠性。最后，新型材料是一切互連、高密度襯底、散熱和新興設(shè)備開(kāi)發(fā)方面創(chuàng)新的基礎(chǔ)。

在人工智能、高性能計(jì)算、高清晰度傳感和其他新興應(yīng)用領(lǐng)域，對(duì)帶寬、延遲和能效的需求不斷增加，盡管最近在單片芯片設(shè)計(jì)方面取得了進(jìn)展，但尺寸縮放趨勢(shì)仍滯后于需求。在這種背景下，超越單片芯片的技術(shù)創(chuàng)新，尤其是宏觀和微觀層面的2.5D/3D異質(zhì)集成，對(duì)于實(shí)現(xiàn)具有各種類型芯粒的未來(lái)ICT系統(tǒng)至關(guān)重要，并帶來(lái)顯著性能和成本效益。（先進(jìn)封裝架構(gòu)的趨勢(shì)及其對(duì)互連的影響在第7.3節(jié)中有描述）。這種范式轉(zhuǎn)變將推動(dòng)芯粒IP設(shè)計(jì)、異質(zhì)架構(gòu)、片上網(wǎng)絡(luò)/封裝級(jí)網(wǎng)絡(luò)和可靠系統(tǒng)集成的創(chuàng)新（圖7.1）。

一些挑戰(zhàn)和研究需求包括：

芯粒和封裝設(shè)計(jì)之間的緊密協(xié)作在整個(gè)設(shè)計(jì)周期中至關(guān)重要，包括設(shè)計(jì)工具、模型和工作流程。系統(tǒng)架構(gòu)師必須在設(shè)計(jì)過(guò)程的早期參與，分析整個(gè)系統(tǒng)和封裝、將設(shè)計(jì)分區(qū)為不同的芯粒，并評(píng)估在計(jì)算、數(shù)據(jù)傳輸和制造成本中的權(quán)衡。在這個(gè)階段的設(shè)計(jì)和驗(yàn)證工具，如SystemVerilog，需要整合封裝設(shè)計(jì)和規(guī)劃知識(shí)，支持協(xié)同設(shè)計(jì)工作流程，這意味著對(duì)當(dāng)前分離的ASIC和封裝設(shè)計(jì)流程的重大修訂。此外，對(duì)HI系統(tǒng)的早期預(yù)測(cè)分析對(duì)于減少（微）架構(gòu)定義與設(shè)計(jì)實(shí)施之間的迭代成本至關(guān)重要。

要實(shí)現(xiàn)芯片-封裝聯(lián)合設(shè)計(jì)，需要考慮綜合流程的每個(gè)步驟，包括架構(gòu)定義、RTL設(shè)計(jì)、布局和布線、驗(yàn)證以及時(shí)序/功耗分析。新一套工具還需要在彼此之間具有平滑的接口，并支持未來(lái)的芯粒設(shè)計(jì)工具包。HI綜合存在的挑戰(zhàn)包括：芯粒間的時(shí)序分析、熱/機(jī)械應(yīng)力分析，以及各組件的功耗傳輸和完整性。

一個(gè)異質(zhì)系統(tǒng)包含具有明顯不同電氣、機(jī)械和熱特性的多個(gè)組件。未來(lái)的異質(zhì)系統(tǒng)測(cè)試需要提供足夠的可模塊化性質(zhì)，以適應(yīng)每個(gè)組件的特定測(cè)試方法，實(shí)現(xiàn)覆蓋率、復(fù)雜性和成本的綜合評(píng)估。自測(cè)試，如內(nèi)置自測(cè)試（BIST），是一種可取的解決方案，但需要更多關(guān)于多功能聯(lián)合測(cè)試的研究。隨著在2.5D/3D集成中各種組件間的熱/機(jī)械相互作用不斷增加，可靠性評(píng)估需要從當(dāng)前針對(duì)單個(gè)模塊的經(jīng)驗(yàn)/統(tǒng)計(jì)方法，轉(zhuǎn)向構(gòu)建描述產(chǎn)品級(jí)物理可靠性模型。

• 性能優(yōu)化：為每個(gè)IP塊/芯粒選擇最佳的硅工藝節(jié)點(diǎn)。

• 產(chǎn)品定制：通過(guò)選擇最佳性能的芯粒組合，實(shí)現(xiàn)對(duì)每個(gè)產(chǎn)品的定制。

• 降低成本：與單片SOC相比，單個(gè)芯粒的收益更高，能夠降低成本。

  

芯粒的廣泛應(yīng)用預(yù)計(jì)將繼續(xù)，因?yàn)樵撔袠I(yè)致力于推動(dòng)針對(duì)每種應(yīng)用定制的高性能和低功耗解決方案。下一代封裝需要支持這種異質(zhì)集成的激增，通過(guò)實(shí)現(xiàn)適應(yīng)非常細(xì)的間距輸入/輸出芯片（<10μm間距）和非常細(xì)的線/空間（亞微米級(jí)別的L/S）電路。圖7.2顯示了朝向三維芯粒集成的趨勢(shì)，以實(shí)現(xiàn)兩個(gè)基本性能要求，包括：

（1）以IO/mm和IO/mm2計(jì)量的更高帶寬

（2）以pJ/b計(jì)量的更高效率

用于連接芯粒并實(shí)現(xiàn)這些未來(lái)高性能要求的HI路線圖顯示在表7.1中。為了滿足Si中間層未來(lái)的需求，需要具備在頂面生產(chǎn)更多層次的堆疊層和背面多層RDL層的能力，基板厚度可能還需要從100微米減少到50微米或更低。對(duì)于重構(gòu)扇出技術(shù)，主要的技術(shù)驅(qū)動(dòng)力將是為頂部和背面構(gòu)建層生產(chǎn)低于1μm的  L/S。對(duì)于這兩種 HI  技術(shù)，需要適應(yīng)I/O焊盤間距<10μm的芯片。此時(shí)組裝技術(shù)將從傳統(tǒng)焊接方法過(guò)渡到混合鍵合。未來(lái)的開(kāi)發(fā)工作需要重點(diǎn)關(guān)注芯片到晶圓（D2W）和芯片到芯片（D2D）混合鍵合，以滿足未來(lái)的性能和成本目標(biāo)。

從  20 世紀(jì) 70  年代初問(wèn)世到現(xiàn)在，微處理器在復(fù)雜性和功能方面經(jīng)歷了重大演變。微處理器性能和成本的指數(shù)級(jí)增長(zhǎng)可歸因于半導(dǎo)體行業(yè)對(duì)摩爾定律的遵守，即芯片中的晶體管數(shù)量每?jī)赡昃蜁?huì)增加一倍。直到2000年代初，基于  Robert Dennard  提出的模板的傳統(tǒng)縮放方法在保持功率密度恒定方面非常有效。然而，隨著晶體管特征尺寸接近原子尺寸，亞閾值泄漏成為一個(gè)問(wèn)題。因此，工藝工程師不得不通過(guò)材料和晶體管結(jié)構(gòu)的創(chuàng)新來(lái)替代，以實(shí)現(xiàn)必要的面積縮放，跟上摩爾定律的步伐。

盡管非傳統(tǒng)的縮放方法在縮放晶體管面積和改善性能方面大多取得了成功，但在降低功率方面并不那么有效。微處理器的功率密度自21世紀(jì)初的Dennard尺寸縮放崩潰后開(kāi)始上升。此外，盡管Dennard尺寸縮放提供了減少柵極延遲的手段，但尺寸縮放互連維度并沒(méi)有導(dǎo)致RC互連延遲的降低。隨著互連延遲接近時(shí)鐘周期的重要部分，它成為增加處理器頻率的另一個(gè)瓶頸。雖然架構(gòu)的改進(jìn)導(dǎo)致每個(gè)時(shí)鐘周期的指令數(shù)（IPC）的提高，但這還不足以克服頻率縮放的不足，這導(dǎo)致了單核性能縮放的放緩，當(dāng)單核性能趨于穩(wěn)定時(shí)，微處理器架構(gòu)師采用了多核心和工作負(fù)載并行化的方式來(lái)最大化性能，由于核心數(shù)量的增加導(dǎo)致功率軌道增加，這給將電源傳輸?shù)轿⑻幚砥鞯膯?wèn)題增添了復(fù)雜性。另一個(gè)導(dǎo)致額外電源傳輸挑戰(zhàn)的因素是熱設(shè)計(jì)功率（TDP）尺寸縮放，在這些高功率段的微處理器中，未來(lái)將會(huì)吸收超過(guò)1000安培的電流。對(duì)于低功率移動(dòng)處理器，主要側(cè)重于減少設(shè)備的整體尺寸并最大化電池壽命，因此，微處理器、內(nèi)存和電壓調(diào)節(jié)器所占用的面積被迫縮小，以騰出空間給更大的電池。此外，對(duì)更薄設(shè)備的追求意味著微處理器和電源傳輸組件（例如電感器和電容器）的高度都不得不縮小。

集成電壓調(diào)節(jié)器（IVR）已經(jīng)成為解決前述許多電源傳輸挑戰(zhàn)的關(guān)鍵解決方案。IVR廣義上被定義為在封裝或芯片上整合電壓調(diào)節(jié)的解決方案。IVR選項(xiàng)變得越來(lái)越受歡迎，并已在許多商用微處理器上實(shí)施。通過(guò)細(xì)粒度電源管理以最小化功耗，導(dǎo)致了大量電源軌的出現(xiàn)。由于缺乏平臺(tái)級(jí)資源，使得在平臺(tái)上擁有數(shù)十個(gè)穩(wěn)壓器并不現(xiàn)實(shí)。更有效的方法是利用有限的資源擁有少量強(qiáng)大的平臺(tái)級(jí)穩(wěn)壓器，這可以提供封裝級(jí)別或芯片上的各種集成電壓調(diào)節(jié)器的輸入電源。推動(dòng)IVR發(fā)展的另一個(gè)因素是處理器功率水平的穩(wěn)定增長(zhǎng)，尤其是數(shù)據(jù)中心的CPU和GPU。隨著功率水平的提高，供電網(wǎng)絡(luò)中的路由損耗會(huì)對(duì)整個(gè)系統(tǒng)效率產(chǎn)生重大影響。IVR  可以通過(guò)以更高的電壓為處理器供電來(lái)解決這個(gè)問(wèn)題。這減少了通過(guò)供電網(wǎng)絡(luò)的電流，并最大限度地減少了 PD  網(wǎng)絡(luò)中的布線損耗。在高功率水平下，布線損耗的減少足以抵消 IVR 引入的轉(zhuǎn)換損耗。

IVR   可根據(jù)其拓?fù)溥M(jìn)行寬泛的分類。最簡(jiǎn)單的片上供電解決方案是電源門開(kāi)關(guān)，電源門用于關(guān)閉閑置電路的電源，以最大限度地減少其泄漏功耗。功率門的常見(jiàn)應(yīng)用是使用單個(gè)平臺(tái)級(jí)電源向多個(gè)內(nèi)核供電。功率門的最大缺點(diǎn)是它們無(wú)法調(diào)節(jié)輸出電壓。線性或低壓差  (LDO) 穩(wěn)壓器通過(guò)在設(shè)計(jì)中包含控制環(huán)路來(lái)解決這一缺陷。由于沒(méi)有能量存儲(chǔ)元件，LDO 也相對(duì)容易在芯片上實(shí)現(xiàn)。然而，LDO  通常僅限于輸入電壓接近輸出電壓的應(yīng)用。因此，它們不是高功率電源軌的最優(yōu)選擇，因?yàn)槭褂?IVR  的動(dòng)機(jī)是通過(guò)以明顯更高的電壓引入電源來(lái)最大限度地減少布線損耗。

開(kāi)關(guān)穩(wěn)壓器更適合需要更高輸入電壓的  IVR  實(shí)施。開(kāi)關(guān)穩(wěn)壓器使用儲(chǔ)能元件來(lái)實(shí)現(xiàn)高效電壓轉(zhuǎn)換。降壓穩(wěn)壓器中的儲(chǔ)能元件是電感器，而開(kāi)關(guān)電容穩(wěn)壓器（SCVR）則使用電容器作為其儲(chǔ)能元件。由于電容器通常比電感器具有更高的能量存儲(chǔ)密度，因此可以設(shè)計(jì)高效緊湊的  SCVR。然而，簡(jiǎn)單的 SCVR  的調(diào)節(jié)性能較差，因?yàn)樗鼈冏钸m合從輸入到輸出的固定比率轉(zhuǎn)換，并且當(dāng)輸入到輸出電壓顯著偏離最佳比率時(shí)，效率通常較低。

最近，已經(jīng)引入了基于新型切換電容器的混合拓?fù)浣Y(jié)構(gòu)，以解決這些缺點(diǎn)。還實(shí)施了基于降壓調(diào)節(jié)器和線性調(diào)節(jié)器的混合方案。為了生成具有較少電感器的可擴(kuò)展芯片內(nèi)電源域，已經(jīng)實(shí)施了單電感器多輸出（SIMO）調(diào)節(jié)器，并增加了線性電壓調(diào)節(jié)器用于瞬態(tài)管理。

最近引入了新的基于開(kāi)關(guān)電容器的混合拓?fù)鋪?lái)解決這些缺點(diǎn)，還有基于降壓穩(wěn)壓器和線性穩(wěn)壓器的混合方案。為了使用更少的電感器生成數(shù)量可擴(kuò)展的片上電源域，采用了單電感器多輸出 (SIMO) 穩(wěn)壓器，并增加了用于瞬態(tài)管理的線性穩(wěn)壓器。

表7.2列出了先進(jìn)封裝未來(lái)的供電要求。

理解應(yīng)對(duì)先進(jìn)封裝和異質(zhì)集成的熱挑戰(zhàn)的未來(lái)路線圖，需要首先回顧歷史架構(gòu)趨勢(shì)。在早期的高性能計(jì)算應(yīng)用中，摩爾定律下的晶體管尺寸縮放和產(chǎn)品架構(gòu)選擇旨在提高性能，導(dǎo)致熱問(wèn)題的焦點(diǎn)首先集中于解決高功率密度（由于更高頻率的晶體管運(yùn)行和工藝縮放）以及應(yīng)對(duì)更高的總封裝功耗。這種不可持續(xù)的趨勢(shì)在21世紀(jì)初得以突破，這要?dú)w功于架構(gòu)的改進(jìn)，例如多核架構(gòu)和對(duì)每個(gè)時(shí)鐘周期的指令的更高關(guān)注。隨著多核架構(gòu)的出現(xiàn)，重點(diǎn)是利用摩爾定律的能力提供額外的核心用于計(jì)算性能和并行指令。這個(gè)時(shí)代也看到了首次向IP（如內(nèi)存控制器、圖形等）的異質(zhì)集成的趨勢(shì)。近年來(lái)，由于先進(jìn)的封裝技術(shù)，這種趨勢(shì)加速發(fā)展，它允許不同數(shù)量的芯粒、電源傳輸元件、內(nèi)存塊等在封裝級(jí)別整合，通常是形成一個(gè)3D異質(zhì)封裝。最近的產(chǎn)品中，有超過(guò)1000億個(gè)晶體管，跨五個(gè)不同的工藝節(jié)點(diǎn)整合成一個(gè)單一封裝，并包含47個(gè)活動(dòng)的計(jì)算瓦片。

這些趨勢(shì)預(yù)計(jì)將持續(xù)下去，而且很可能會(huì)加速到未來(lái)的計(jì)算產(chǎn)品中。因此，以下是與工藝縮放和先進(jìn)封裝相關(guān)的熱挑戰(zhàn)：

• 由于持續(xù)的工藝擴(kuò)展，小芯片級(jí)別的功率密度增加，并且性能/頻率隨著時(shí)間的推移而增加。在 3D 堆棧將創(chuàng)建附加有效功率密度的架構(gòu)中，這種情況將會(huì)加劇，需要仔細(xì)進(jìn)行堆棧之間的平面布局優(yōu)化，減輕功率密度，以使架構(gòu)能夠支持。

• 異質(zhì)架構(gòu)傾向于多點(diǎn)熱優(yōu)化，因?yàn)榱慵赡苊媾R多種工作負(fù)載，以及核心/執(zhí)行單元數(shù)量持續(xù)增加。而高級(jí)封裝熱架構(gòu)通常需要進(jìn)行熱權(quán)衡以改進(jìn)，封裝的一個(gè)部分中的熱量以封裝的另一部分為代價(jià)。

• 高速IO的功率密度不斷增加（例如高速SERDES）。在某些情況下，需要將這些 IP 塊放置在3D堆棧的基礎(chǔ)芯片中。這將增加 IP 模塊功耗的難度，因?yàn)楣杞饘俣询B（無(wú)論是面對(duì)面還是面對(duì)背的3D堆疊）中的互連和介質(zhì)層導(dǎo)致基礎(chǔ)芯片和3D堆棧頂部之間的熱阻較高。

• 需要跨封裝規(guī)模和系統(tǒng)規(guī)模進(jìn)行熱優(yōu)化。封裝的尺寸和復(fù)雜性一直在增加，而系統(tǒng)冷卻方法也越來(lái)越靠近封裝（例如，從銅散熱器轉(zhuǎn)向距離封裝相對(duì)較近的液體冷板）。導(dǎo)致需要對(duì)系統(tǒng)散熱器與封裝熱設(shè)計(jì)進(jìn)行協(xié)同設(shè)計(jì)（并且通常要考慮到特定的工作負(fù)載）。這首先出現(xiàn)在移動(dòng)領(lǐng)域，筆記本電腦散熱解決方案中熱管的位置、尺寸和方向需要考慮封裝核心布局，隨著  3D 集成和先進(jìn)封裝的不斷增加以及系統(tǒng)級(jí)熱解決方案的改進(jìn)，這種需求預(yù)計(jì)將會(huì)增長(zhǎng)。

• 隨著  3D  封裝中每層硅厚度的減小，熱點(diǎn)的橫向擴(kuò)散水平大幅降低。當(dāng)熱量離開(kāi)封裝時(shí)，這會(huì)增加有效功率（熱）密度，并增加對(duì)封裝內(nèi)熱缺陷的敏感性。例如，當(dāng)硅厚度從  700μm 減小到 100μm  時(shí)，與封裝接觸的熱界面中的臨界缺陷尺寸相應(yīng)減小。，這需要以高分辨率（x、y和z）了解3D堆棧內(nèi)的熱特性（特別是電導(dǎo)率）。

以上挑戰(zhàn)推動(dòng)著對(duì)新的元件、測(cè)量和模擬技術(shù)的需求，如表7.3所示。

文章來(lái)源：半導(dǎo)體行業(yè)觀察