加工后保留在半導(dǎo)體封裝內(nèi)的材料（例如直接材料）被定義為成分。這些材料包括載體（基板、引線框架、中介層、構(gòu)建材料、重新分布層等）、芯片附著、封裝材料、底部填充，以及熱解決方案（例如蓋子、熱界面材料等）。與成分相反，“輔助”材料用作工藝消耗品（例如膠帶、抗蝕劑、化學(xué)品和漿料）；這些不屬于本節(jié)的范圍。

應(yīng)用驅(qū)動因素，包括高性能計算、電力電子/電氣和亞太赫茲通信基礎(chǔ)設(shè)施，將用于指定新材料功能，以在先進封裝的背景下增強系統(tǒng)級性能。重點領(lǐng)域包括所需的材料改進 以實現(xiàn)更高的封裝布線密度/小型化、改進的電氣性能以及機械和熱性能的增強，從而提高可加工性和可靠性。需要先進的熱解決方案在最大器件結(jié)溫、尺寸和成本的限制內(nèi)實現(xiàn)系統(tǒng)級性能。封裝平臺要求范圍從傳統(tǒng)的層壓板和基于引線框架的封裝到高密度倒裝芯片/扇出晶圓級和大尺寸面板級封裝，以實現(xiàn)下一代產(chǎn)品的成本和性能目標(biāo)。

下一頁上表7.4中列出了應(yīng)用性能需求，進而推動了材料特性、加工性和性能的需求。具體的材料需求和發(fā)展路線在第8章中有詳細(xì)說明。

由于襯底從芯片載體過渡到集成平臺，襯底平臺的驅(qū)動屬性也需要過渡到新的規(guī)模關(guān)系和目標(biāo)上去。該襯底平臺的驅(qū)動屬性或?qū)傩园ㄍ箟K間距和I/O縮放，用于芯片互連和通過嵌入分立元件進行供電。

對于高性能計算（HPC）應(yīng)用，行業(yè)領(lǐng)導(dǎo)者提出了一種可擴展到10,000 IO/mm2的平臺。將這一性能指標(biāo)轉(zhuǎn)換為互連上意味著互連面積密度等于10,000個凸塊或焊盤每平方毫米，這就要求凸塊或焊盤間距為10微米。如圖7.3所示，這一密度要求互連置于焊料互連和銅銅互連之間的過渡區(qū)域——這一過渡將給組裝和基底技術(shù)帶來挑戰(zhàn)。對于基板技術(shù)來說，走線寬度、銅厚度、相關(guān)間距要求以及介電材料和堆積盲孔焊盤直徑將影響面密度能力。

此外，利用HI技術(shù)的HPC應(yīng)用將需要更高和更低的線密度的布線層。布線層數(shù)將取決于所需的IO密度，以及所需的集成度和性能水平。同樣，如圖7.4所示，導(dǎo)線數(shù)/毫米/層與以微米為單位的半線間距說明了不同中介層和基板技術(shù)的線性布線能力范圍。

總而言之，未來的高密度襯底實現(xiàn)有幾種選擇。一種方法是將細(xì)間距凸塊芯片（大多數(shù)情況下是芯粒）連接到高密度有機基底上，其特征線寬和空間≤2μm。雖然有人擔(dān)心目前的材料和工藝可能無法支持低于5μm的特征線寬和空間，但目前正在研究開發(fā)新的材料和工藝，以實現(xiàn)預(yù)期目標(biāo)。另一條途徑是使用有機/無機再分布層（RDL）來對附著的細(xì)間距凸塊進行布線。模制或組裝的RDL結(jié)構(gòu)將附著在密度較低的層壓基板上。此外，還可以使用潛在的新材料替代品。表7.5總結(jié)了高密度基板技術(shù)的發(fā)展趨勢。

在任何途徑中，都有必要專注于制造科學(xué)和工程，以提高經(jīng)濟效益，促進先進的基板制造實踐。為了使美國在這一領(lǐng)域具有競爭力，人們需要制定具體的運營目標(biāo)，包括產(chǎn)量、產(chǎn)出和利用率，并與工業(yè)4.0（智能制造）計劃保持一致。

工作頻率高于6GHz的射頻器件需要創(chuàng)新的解決方案，以實現(xiàn)高水平的功能集成，同時確保最佳的芯片工作溫度。因此，對新材料、結(jié)構(gòu)和裝配技術(shù)的需求不斷增長。

5G和6G設(shè)備中使用的基板不再是簡單的印刷電路板(PCB)。使用的基板是支持系統(tǒng)集成的關(guān)鍵構(gòu)件，通常被稱為系統(tǒng)級封裝（SiPs）。它們現(xiàn)在正推動著先進集成電路基板技術(shù)的發(fā)展，這在以前是以標(biāo)準(zhǔn)印刷電路板為載體的。

未來的系統(tǒng)，尤其是那些工作頻率高于100GHz的系統(tǒng)[1-3年內(nèi)：110-170GHz（D波段）；3-5年內(nèi)：220-350GHz（G波段）]，是支持實施多個芯片的尖端產(chǎn)品，能夠處理和傳輸更多的數(shù)據(jù)。用于制造射頻封裝和模塊的先進基板技術(shù)比以往任何時候都更受微型化的驅(qū)動。

在不久的將來，人們將需要能夠同時嵌入多個無源元件和至少一個有源元件的技術(shù)。因此，下一代射頻設(shè)備將需要先進的集成電路基板技術(shù)，不僅需要具有更高對準(zhǔn)精度的組裝技術(shù)外，還需要例如L/S低于15/15μm，間距小于20μm，焊盤小于30μm的微型化技術(shù)。

此外，導(dǎo)電走線和天線貼片需要以超低的表面粗糙度制造。在使用低Dk/Df材料的同時，這些跡線可能會受到分層的影響。因此，這些通常以層壓板為基礎(chǔ)的基板可能需要粘合促進劑來避免分層，同時仍能保證出色的性能。最后，這種面板級系統(tǒng)（500mm面板上μm量級）的制造需要基于仿真的流程優(yōu)化，以避免翹曲和可靠性問題。

電子系統(tǒng)的封裝必須考慮防止機械損傷（芯片的機械保護）、電氣連接（輸入/輸出）、冷卻（去除電路功能和器件泄漏的散熱）、空間轉(zhuǎn)換（從微觀到宏觀互連的過渡）、射頻噪聲發(fā)射、靜電放電和產(chǎn)品安全。

傳統(tǒng)的裝配工藝流程如下：

• 模具、分揀和拾取/背面磨削

• 芯片和組件的放置和連接

• 封裝（底部填充膠）

• 散熱解決方案/蓋子連接

• 球柵陣列（BGA）和組件連接

• 檢查

• 模塊測試

• 掃描并打包

先進封裝包括各種組裝技術(shù)。這些組裝技術(shù)用于將芯片集成到封裝中，能延續(xù)摩爾定律，提高系統(tǒng)性能和能效，并降低成本。各種組裝技術(shù)包括扇出晶圓級封裝(FOWLP)、再分布層(RDL)、系統(tǒng)級封裝(SiP)、2.xD（中介層、橋接板）和3D集成。

組裝技術(shù)和工具已從傳統(tǒng)的二維多芯片模塊封裝發(fā)展到可在二維SiP上實現(xiàn)裸片/芯粒（不同尺寸和功能）和元件的異質(zhì)集成。人們需要對生產(chǎn)線進行改造和優(yōu)化，以實現(xiàn)多芯片、組件放置（包括頂面金屬(TSM)和背面金屬(BSM)）、焊膏篩選、焊膏檢測和自動光學(xué)檢測。組裝流程需要元件之間有更嚴(yán)格的間距，并采用先進的基本規(guī)則將芯片連接到層壓板上。例如，在封裝步驟中，需要在限制區(qū)域內(nèi)使用具有高通量的新型點膠工具，進行精確、可重復(fù)的小批量點膠，從而實現(xiàn)毛細(xì)管底部填充。除了由更小間距驅(qū)動的先進裝配技術(shù)外，發(fā)展組件返工工藝也是需要的。最后，這些新的裝配工藝必須是可制造的，同時還要滿足制造產(chǎn)量目標(biāo)，確保足夠的可靠性規(guī)格，并在成本上有競爭力。

從傳統(tǒng)倒裝芯片封裝（間距200-150μm，基于焊料的互連）到基于銅柱(CuP)的細(xì)間距(130μm)的轉(zhuǎn)變，以及提供更高互連密度的新層壓板設(shè)計基本規(guī)則，為組裝和制造帶來了新的挑戰(zhàn)。最終采用大型層壓格式（>80mm x 80mm）、增強型熱解決方案和新型互連結(jié)構(gòu)（CuP）必然會導(dǎo)致組裝前和組裝過程中的材料和工藝發(fā)生變化。這些受影響材料和工藝的一些例子是：不同的助焊劑策略（噴涂與浸漬）、新型封裝材料以及熱性能仍與BGA產(chǎn)品兼容的替代熱界面材料。需要新的工具來處理這些大型層壓板增加的翹曲，以確保BGA共面性和/或元件篩選-工藝兼容性（TSM/BSM）。這些復(fù)雜的模塊布局也需要新的檢測工具。

為了解決高帶寬和在向芯粒過渡過程中對額外I/O的需求，有必要推進超細(xì)間距封裝（<=55微米間距）、CuP和先進封裝解決方案（如2.xD、硅橋）以及3D垂直集成等更先進技術(shù)的發(fā)展。組裝芯粒（可能更薄、多間距，懸臂）以及使用這些先進技術(shù)元件的組件，需要更精確的切割/拾取和放置工具，同時能夠處理更薄的硅。此外，還需要替代的芯片連接方法和工具，例如用熱壓焊接取代大規(guī)?；亓骱?，并加入可能用于封裝和/或助焊的非導(dǎo)電漿料(NCP)材料。此外，封裝工藝本身可能需要在有限的區(qū)域內(nèi)進行更精確的點膠，這就需要新的點膠工具和/或新的點膠泵。這些更高密度的復(fù)雜模塊布局還需要新的檢測工具來進行晶圓進料檢測、連接前和連接后檢測以及封裝檢測。這些新的裝配工藝必須具有可制造性、可靠性和成本競爭力。由于某些高性能應(yīng)用可能需要更高的潔凈室規(guī)格，因此必須考慮裝配極細(xì)間距封裝時的污染控制。

在未來十年甚至更長的時間內(nèi)，需要向更細(xì)的間距（<10μm）發(fā)展，以滿足未來芯片性能對互連密度的極高要求，并在保持信號和電源完整性的同時，降低功耗以提高能效。組裝技術(shù)和工藝需要從基于焊料的互連過渡到無焊料互連（Cu-Cu）。這一過渡將涉及硅堆疊解決方案的開發(fā)，以及晶圓到晶圓（D2W）或晶粒到晶粒（D2D）混合鍵合工具的開發(fā)。此外，混合鍵合工藝還需要化學(xué)機械平坦化（CMP）等晶片精加工設(shè)備，以及比組裝/制造生產(chǎn)線更清潔的環(huán)境。

共封裝光學(xué)器件(CPO)對于滿足未來的帶寬和功率需求至關(guān)重要。我們可以預(yù)見CPO的廣泛應(yīng)用，從數(shù)據(jù)中心（多芯片模塊或MCM CPO）到人工智能/高性能計算（3D CPO 晶圓級處理），再到未來的硅光子（SiPh）芯片系統(tǒng)。將光學(xué)引擎集成到SiP和其他采用先進封裝解決方案的產(chǎn)品中，會面臨獨特的挑戰(zhàn)，這些挑戰(zhàn)取決于光學(xué)引擎集成到封裝中的裝配步驟。例如，可能需要使用無焊劑芯片連接工藝、低溫固化熱界面材料、密封帶材料以及低溫BGA合金。構(gòu)建光學(xué)引擎需要一整套不同的技能，包括光纖連接組裝工藝、模塊連接（回流光纖元件的能力）和光學(xué)特性分析。CPO面臨的巨大挑戰(zhàn)之一將是光纖連接組裝，因為隨著設(shè)計基本規(guī)則的改進，光纖的密度會增加，連接工藝的復(fù)雜性也會增加。

先進的封裝和異構(gòu)集成產(chǎn)生了各種各樣組合的系統(tǒng)級封裝設(shè)計和應(yīng)用。這種組合制造中測試的開發(fā)在許多方面都具有挑戰(zhàn)性。具體來說，在設(shè)計中使用現(xiàn)成的現(xiàn)有芯片會導(dǎo)致非優(yōu)化的測試設(shè)計（DFT，design-for-test）集成。DFT的插入通常是在單芯片設(shè)計基礎(chǔ)上進行的，沒有考慮到SiP中多個芯片的影響。這導(dǎo)致DFT存在缺陷，使自動測試設(shè)備(ATE，Auto Test Equipment)中的儀器更加昂貴，由于測試時間更長（順序比率與并發(fā)測試的可能性相比）、掃描測試模式數(shù)量龐大以及必須傳輸?shù)絊IP-ATE測試儀的數(shù)據(jù)量更大，總體測試成本會更高。

考慮到模擬、射頻、毫米波和光子學(xué)應(yīng)用，對ATE的數(shù)字和非數(shù)字通道數(shù)提出了更高的要求。具有細(xì)間距凸塊芯粒也具有挑戰(zhàn)性，不過它們?yōu)闇y試的進一步發(fā)展提供了機遇。

要應(yīng)對未來預(yù)期的挑戰(zhàn)，就必須進行創(chuàng)新。SiP DFT需要實現(xiàn)全行業(yè)的標(biāo)準(zhǔn)化，并在市場上得到廣泛采用，同時還需要支持制造級和短測試時間的測試架構(gòu)，以及具有電源感知的診斷測試功能。采用SiP封裝和芯粒設(shè)計新標(biāo)準(zhǔn)的EDA行業(yè)領(lǐng)導(dǎo)者需要促進ATE儀器/軟件產(chǎn)品以更低的成本、模塊化、高通用性和重復(fù)利用率實現(xiàn)迅速發(fā)展。此外，還需要通過SiP配置感知引擎和具有電源感知節(jié)流功能的超級SiP內(nèi)建自檢(BIST)引擎，在芯片中實現(xiàn)自動掃描和算法測試模式的生成、采樣。

經(jīng)過驗證的性能和工藝建模是加速微電子和先進封裝技術(shù)發(fā)展的關(guān)鍵。復(fù)雜的異質(zhì)集成（HI）系統(tǒng)建模面臨的一個重大挑戰(zhàn)是需要跨越近八個數(shù)量級的長度尺度（從埃到厘米），跨越材料/結(jié)構(gòu)、器件、芯片和封裝，同時需要將材料、電氣、光子、電磁、熱和機械行為結(jié)合起來。從廣義上講，建模有幾種作用：

• 從頭開始介入開發(fā)新型材料和界面；

• 在設(shè)計探索過程中評估大致性能；

• 通過詳細(xì)分析，為改進設(shè)計創(chuàng)建準(zhǔn)確的行為評估；

• 通過模擬協(xié)助制造工藝開發(fā)

• 通過缺陷預(yù)測提高制造工藝產(chǎn)量。

為了使模型發(fā)揮其預(yù)期作用，必須對其進行嚴(yán)格驗證。

通常，模型中的數(shù)據(jù)表示包括每個長度尺度上的物理和幾何屬性。各尺度之間的信息交換包括材料、幾何和模擬屬性。由于每個尺度都有自己的控制方程，因此需要在尺度之間建立接口，以提供一個獨立于底層模型的模塊化鏈接平臺。因此，模型抽象需要模塊化、靈活化，并且與規(guī)模、材料和幾何無關(guān)。機器學(xué)習(xí)（ML）模型可能是此類抽象的理想候選。

以下是建模中必須解決的特定元素的詳細(xì)信息。

從原子到系統(tǒng)級（多尺度）的快速、大規(guī)模和耦合多物理場建模和分析是實現(xiàn)異構(gòu)集成協(xié)同設(shè)計的必要條件。不同長度尺度的多物理場模型需要在不同精度水平上進行結(jié)合，以支持不同的協(xié)同設(shè)計需求。需要融合機器智能和領(lǐng)域?qū)I(yè)知識，以顯著加快器件、電路和系統(tǒng)級的建模、分析和優(yōu)化。

需要對過程變化下復(fù)雜異構(gòu)系統(tǒng)的不確定性進行量化。這類模型非常具有挑戰(zhàn)性，因為存在許多相互關(guān)聯(lián)的設(shè)計模塊、高維不確定性源以及對不確定性統(tǒng)計行為的了解不足。

詳細(xì)的多尺度行為模型對于準(zhǔn)確估算加工條件的失效時間或可行性十分必要。隨著硅通孔（TSV）和互連線被縮小到亞微米長度尺度，以及焊接凸點被縮小到數(shù)十微米，微觀結(jié)構(gòu)將會影響電遷移驅(qū)動的空洞和疲勞斷裂。目前還沒有針對這些失效機制的高保真模型

半導(dǎo)體技術(shù)的規(guī)?；瘜?dǎo)致材料和結(jié)構(gòu)之間的尺寸趨同，進而產(chǎn)生了新的特性和特征。其中的例子包括電子、電氣、熱、機械和化學(xué)特性之間的復(fù)雜融合。此外，規(guī)模化使得界面對材料變得至關(guān)重要。一般來說，需要建立從量子到連續(xù)體的材料和界面模型。

器件級（FEOL、BEOL金屬和低維材料）、芯片級（三維互連和接合界面）和封裝級（焊料/底部填充膠、模塑料、再分布層、凸塊、熱界面材料和冷卻解決方案）的結(jié)構(gòu)建模需要開發(fā)一個準(zhǔn)確的材料特性數(shù)據(jù)庫。此外，還需要利用計算流體動力學(xué)（CFD）建模來發(fā)展有效傳熱系數(shù)預(yù)測的經(jīng)驗關(guān)聯(lián)式。表7.6列出了上述建模需求的現(xiàn)狀。

異質(zhì)集成封裝的可靠性至關(guān)重要，其可以滿足高性能電子系統(tǒng)日益增長的需求。巨大的挑戰(zhàn)包括先進封裝架構(gòu)、材料和結(jié)構(gòu)的集成（如先進的粘合劑和自修復(fù)材料的使用），先進建模和仿真技術(shù)的使用，以及新測試和鑒定方法的開發(fā)。

一般而言，產(chǎn)品的可靠性是指產(chǎn)品在預(yù)期使用壽命內(nèi)執(zhí)行其核心功能的能力。核心功能性能的降低以及輔助功能的喪失將被視為可靠性的降低或受損，但不是可靠性的喪失。先進封裝和異質(zhì)集成的可靠性損失和降低是由器件、封裝、子系統(tǒng)和系統(tǒng)的過應(yīng)力和/或磨損機制引起的故障造成的。過應(yīng)力失效發(fā)生在施加的負(fù)載超過材料的臨界負(fù)載/強度時，而磨損失效則發(fā)生在重復(fù)或循環(huán)施加亞臨界負(fù)載時。過應(yīng)力失效機制通常是災(zāi)難性的、突發(fā)性的，例如脆裂、脫粘、熔化和介電擊穿。磨損失效機制是漸進和累積破壞性的，例子包括互連開裂、脫粘和電遷移。

過應(yīng)力和磨損失效機制都是由熱、機械、電氣、化學(xué)、輻射、磁和濕度負(fù)載單獨作用以及相互組合作用引起的，例如熱機械、熱濕機械、熱電和熱化學(xué)負(fù)載。這些負(fù)載可能來自產(chǎn)品的內(nèi)部工作和/或外部環(huán)境或操作條件。這些內(nèi)部和外部條件的具體應(yīng)用程度和持續(xù)時間對于評估可靠性至關(guān)重要。這種評估可通過物理原型和測試以及虛擬（模擬）原型和測試來進行。表7.7提供了針對具體應(yīng)用的可靠性鑒定準(zhǔn)則。

隨著三維、混合接合、嵌入式橋接和其他先進技術(shù)的發(fā)展，異構(gòu)集成正在以新材料、創(chuàng)新工藝和測試協(xié)議進行橫向和縱向發(fā)展。然而，在要求更高的功能、更好的性能和更強的功率的同時，還需要更小的尺寸、更輕的重量和更低的成本，這就給可靠性和測試帶來了挑戰(zhàn)。這些先進封裝的可靠性對于實現(xiàn)這些技術(shù)至關(guān)重要。因此，表中的鑒定指標(biāo)在未來10年內(nèi)不會發(fā)生重大變化，但會以紅色顯示，特別是因為這些新材料、新工藝和新尺寸在設(shè)計時如果沒有預(yù)先考慮到可靠性，那么要達到（與原有設(shè)計）相同的可靠性指標(biāo)將非常困難。

基于傳統(tǒng)半導(dǎo)體尺寸規(guī)模，對更高性能和更大帶寬的需求已達到其物理極限。因此，隨著晶體管柵極間距縮小速度的放緩和芯片尺寸達到掩膜極限，芯粒系統(tǒng)架構(gòu)成為行業(yè)的答案。要實現(xiàn)高性能計算以及未來量子和人工智能技術(shù)的芯粒集成，需要先進的封裝解決方案。總體而言，封裝引腳數(shù)和I/O功耗的指數(shù)級增長、特定領(lǐng)域的架構(gòu)、IP重用的技術(shù)和商業(yè)模式以及混合技術(shù)節(jié)點芯片將推動異構(gòu)集成和先進封裝的進步。

先進封裝的技術(shù)進步需要新的設(shè)計工具，使封裝設(shè)計能夠支持協(xié)同設(shè)計工作流程和預(yù)測建模，以最大限度地降低架構(gòu)和設(shè)計實施之間的迭代成本。在設(shè)計和分析HI/AP系統(tǒng)時，模型需要跨越近八個數(shù)量級的長度尺度，并且需要進行多物理場分析，這些都將是重大挑戰(zhàn)。由于CPU和GPU功率的增加會導(dǎo)致路由損耗，從而對整個系統(tǒng)的效率產(chǎn)生重大影響，因此需要使用集成穩(wěn)壓器以更高的電壓供電。功率耗散的增加將需要通過封裝熱設(shè)計對系統(tǒng)散熱策略進行協(xié)同設(shè)計。在3D堆棧架構(gòu)中，這種情況將加劇，這將產(chǎn)生累積的有效功率密度，需要仔細(xì)的堆棧間布局優(yōu)化，以降低架構(gòu)需要支持的功率密度

下一代封裝的極端互連密度需求將推動超細(xì)間距（間距小于10μm）和超細(xì)線/空間（低于1μm L/S）電路的發(fā)展。組裝技術(shù)和工藝需要從基于焊料的互連過渡到無焊料互連（銅-銅）。這一過渡將需要開發(fā)硅堆疊解決方案和用于芯片到芯片或芯片到芯片混合鍵合的工具。最后，對更小尺寸、更輕重量和更低成本的需求將推動可靠性和測試方面的挑戰(zhàn)。雖然在未來10年內(nèi)，認(rèn)證指標(biāo)可能不會發(fā)生重大變化，但如果這些新材料、新工藝和新尺寸在設(shè)計過程中不考慮可靠性因素，要達到相同的可靠性指標(biāo)將面臨挑戰(zhàn)。