行業(yè)新聞

半導體先進封裝行業(yè)現(xiàn)狀及發(fā)展趨勢(上）

在以人工智能、高性能計算為代表的新需求驅動下，先進封裝應運而生，發(fā)展趨勢是小型化、高集成度，歷經直插型封裝、表面貼裝、面積陣列封裝、2.5D/3D封裝和異構集成四個發(fā)展階段。

典型封裝技術包括：

1）倒片封裝（Flip-Chip）：芯片倒置，舍棄金屬引線，利用凸塊連接；

2）扇入型/扇出型封裝（Fan-In/Fan-Out）：在晶圓上進行整體封裝，成本更低，關鍵工藝為重新布線(RDL)；

3）2.5D/3D封裝：2.5D封裝中芯片位于硅中介層上，3D封裝舍棄中介層，進行多芯片堆疊，在基板上方有穿過芯片的硅通孔（TSV）；

4）SiP封裝：將多個子芯片異構集成，縮短開發(fā)時間、提高良率；

5）Chiplet：多顆具有單一特定功能的小芯粒異構組裝，具備成本優(yōu)勢。

全球先進封裝市場規(guī)模有望從2022年378億美元上升至2026年482億美元，CAGR約為6.26%。其中，3D堆疊CAGR高達18%，市場規(guī)模有望在2026年上升至73.67億美元。先進封裝頭部六位玩家市場份額超70%，技術路線由臺積電、英特爾、三星等海外領先Foundry和IDM廠主導。

1. 封裝行業(yè)現(xiàn)狀與發(fā)展趨勢

1.1 先進封裝屬于中道工藝，涉及部分前道工藝與設備

半導體工藝流程包括前道晶圓制造工序和后道封裝測試工序。前道工序是晶圓制造工序。在前道工序中，晶圓經歷了氧化、涂膠、光刻、刻蝕、離子注入、物理/化學氣相沉積、拋光、晶圓檢測、清洗等一系列步驟，每一步都需要相應的半導體制造設備。后道工序是封裝測試工序。在后道工序中，尚未切割的晶圓片進入IC封測環(huán)節(jié)，經歷磨片/背面減薄、切割、貼片、銀漿固化、引線焊接、塑封、切筋成型、FT 測試，每一環(huán)節(jié)同樣需要相應的半導體封裝設備與半導體測試設備。最終得到芯片成品。

傳統(tǒng)封裝已不能滿足以人工智能、高性能計算為代表的新需求，先進封裝技術應運而生，形成獨特的中道工藝。先進封裝也稱為高密度封裝，具有引腳數(shù)量較多、芯片系統(tǒng)較小和高集成化的特點。先進封裝屬于中道工序，包括清洗、濺射、涂膠、曝光、顯影、電鍍、去膠、刻蝕、涂覆助焊、回爐焊接、清洗、檢測等一系列步驟。與傳統(tǒng)的后道封裝測試工藝不同，先進封裝的關鍵工藝需要在前道平臺上完成，是前道工序的延伸。

1.2 后摩爾時代，先進封裝打破“存儲墻”與“面積墻”

集成電路沿著兩條技術路線發(fā)展，分別是More Moore和More-than-Moore。More Moore代表持續(xù)追隨摩爾定律，致力于推動先進制程的發(fā)展。這一路線的關鍵策略是通過不斷微縮互補金屬氧化物半導體（Complementary Metal-Oxide-Semiconductor, CMOS）器件的晶體管柵極尺寸，以增加芯片晶體管數(shù)量，從而提升芯片性能。目前，量產芯片的工藝制程已發(fā)展至3 nm節(jié)點。全球范圍內僅有少數(shù)企業(yè)，如臺積電、英特爾和三星，具備10納米及以下節(jié)點的制造能力。與More Moore相對應的是More-than-Moore，這一趨勢旨在超越摩爾定律，將發(fā)展方向引向多樣化。More-than-Moore采用先進封裝技術，在一個系統(tǒng)內集成處理、模擬/射頻、光電、能源、傳感、生物等多種功能，從而實現(xiàn)了系統(tǒng)性能的全面提升。相對于傳統(tǒng)封裝方式，先進封裝具有小型化、輕薄化、高密度、低功耗和功能融合等諸多優(yōu)勢，能夠提升性能、拓展功能、優(yōu)化形態(tài)、降低成本。

推進摩爾定律成本高昂，先進封裝能夠在不縮小制程節(jié)點的背景下，僅通過改進封裝方式就能提升芯片性能。摩爾定律是指集成電路上可容納的晶體管數(shù)目，約每隔18-24個月便會增加一倍，器件性能也將提升一倍。近年來，摩爾定律的尺寸微縮趨勢放緩，先進制程已經逼近物理極限，通過邁向更先進的制程提升芯片性能的成本呈指數(shù)級增長。如下圖所示，相比于采用45nm節(jié)點制造的250平方毫米芯片，采用16nm工藝節(jié)點后，每平方毫米的成本增加了1倍以上；而采用5nm工藝后，成本將增加4~5倍。與此同時，先進封裝仍處于相對高成本效益的階段。根據(jù)Semi，晶圓制造的設備投資占比超過80%，而封裝測試的設備投資占比不到20%。盡管先進封裝同樣需要使用光刻、刻蝕、沉積等設備，但相較于晶圓制造，先進封裝所需的設備的精度要求低，其設備價值也相對較低。此外，先進封裝技術目前正處于快速發(fā)展階段，未來有較高的改進和降本空間。

“存儲墻”制約算力性能發(fā)揮，先進封裝實現(xiàn)近存計算和高帶寬內存堆疊，提高傳輸效率。處理器的峰值算力每兩年增長約3.1倍，而動態(tài)存儲器的帶寬每兩年增長約1.4倍。存儲器的發(fā)展速度遠遠落后于處理器，兩者之間的差距達到1.7倍。此外，日益增長的帶寬需求量也是一個重要瓶頸。數(shù)據(jù)的爆發(fā)式增長對網(wǎng)絡信息的傳輸速度和容量提出了更高的要求。在過去的幾十年中，串行通信的速度從1Gb/s增長到100Gb/s，并行通信的速度從1Tb/s增長至100Tb/s?，F(xiàn)有計算平臺的架構基于馮·諾依曼的“存算分離”，使得數(shù)據(jù)需要頻繁在存儲單元和數(shù)據(jù)單元間搬移。為了解決“存儲墻”，業(yè)界提出了存內計算和近存計算兩種方法。存內計算是指在存儲單元中嵌入計算單元，實現(xiàn)數(shù)據(jù)的實時計算，這種計算方式可以大大減少數(shù)據(jù)搬運，降低能耗，提高計算效率。近存計算則基于2.5D/3D先進封裝技術，實現(xiàn)存儲單元和計算單元的距離的縮短和多個高帶寬內存的堆疊，高效地傳輸數(shù)據(jù)。

集成電路發(fā)展受到“面積墻”挑戰(zhàn)，先進封裝Chiplet集成多個小芯粒凸顯良率優(yōu)勢。擴大芯片面積可以實現(xiàn)更多晶體管的集成，從而提高芯片性能。然而，光刻機的光罩限制了芯片的尺寸，目前最先進的極紫外光刻機的最大光罩面積為858 mm2（26 mm×33 mm）。2020年，英偉達發(fā)布A100 GPU芯片，采用臺積電7 nm工藝，制造了近似于一個光罩面積的芯片，面積為826 mm2（~25.5 mm×32.4 mm），具有540億個晶體管，逼近芯片面積極限。此外，隨著芯片尺寸的增大，芯片的良率逐漸下降。在工藝成熟的情況下，當芯片面積從213 mm2增至777 mm2時，良率從59%降低至26%，良率的降低將使芯片的成本變得高昂。而先進封裝Chiplet能將大尺寸的SoC芯片按功能拆分為一個個小芯粒，主要功能采用先進制程，次要功能采用成熟制程，再通過封裝技術集成，在采用小芯片的同時實現(xiàn)相近的性能。

1.3 封裝技術持續(xù)迭代，發(fā)展趨勢是小型化、高集成度

傳統(tǒng)封裝的主要作用包括機械保護、電氣連接、機械連接和散熱。1）機械保護：裸片易碎，容易受到物理性和化學性損壞。半導體封裝的主要作用是通過將芯片和器件密封在環(huán)氧樹脂模塑料（EMC）等封裝材料中，保護它們免受物理性和化學性損壞。2）電氣連接：裸片不能直接跟外部電路連接，封裝通過芯片和系統(tǒng)之間的電氣連接來為芯片供電，同時為芯片提供信號的輸入和輸出通路。3）機械連接：需將芯片可靠地連接至系統(tǒng)，以確保使用時芯片和系統(tǒng)之間連接良好。4）散熱：封裝需將半導體芯片和器件產生的熱量迅速散發(fā)出去。在半導體產品工作過程中，電流通過電阻時會產生熱量。半導體封裝將芯片完全地包裹了起來，如果半導體封裝無法有效散熱，則芯片可能會過熱，導致內部晶體管升溫過快而無法工作。

先進封裝在封裝的四大功能的基礎上，還肩負著提升芯片性能的作用。具體而言，先進封裝對芯片的提升作用包括五個方面：一是實現(xiàn)芯片封裝小型化、高密度化、多功能化；二是降低產品功耗、提升產品帶寬、減小信號傳輸延遲；三是可實現(xiàn)異質異構的系統(tǒng)集成；四是延續(xù)摩爾定律，提升產品性能的有效途徑；五是降低先進節(jié)點芯片的設計復雜度和制造成本，縮短開發(fā)周期、提高產品良率。

封裝技術的發(fā)展趨勢是小型化、高集成度，可分為四個階段：1）第一階段（1970年前）：直插型封裝，特點是將電子元器件直接焊接在電路板上，并通過引腳與電路板相連，以雙列直插封裝DIP（Dual In-line Package）為主；2）第二階段（1970-1990年）：表面貼裝，其特點是使用更短更細的引線代替針腳或沒有引腳，將電子元件直接粘貼在PCB的表面，然后通過加熱或冷凝的方式將元件固定在電路板上。主要包括小外形封裝SOP（Small Outline Package）、J型引腳小外形封裝SOJ（Small Outline J-leaded）、無引腳芯片載體LCC（Leadless Chip Carrier）、扁平方形封裝QFP（Quad Flat Package）四大封裝技術和針柵陣列PGA（Pin Grid Array）等技術；3）第三階段（1990-2000年）：面積陣列封裝，特點是用體積更小的焊球代替引線，這些球形金屬接觸點分布在芯片的表面上，形成一種類似于網(wǎng)格的布局。包括BGA球柵陣列（Ball Grid Array）、CSP芯片尺寸封裝（Chip Scale Package）、倒裝芯片封裝FC（Flip-Chip）等先進封裝技術；4）第四階段（2000年至今）：三維堆疊和異構集成，晶圓級封裝WLP（Wafer Level Package）、系統(tǒng)級封裝SIP（System In Package）、扇出型封裝FO（Fan-Out）、2.5D/3D封裝等先進封裝技術百花齊放?？偨Y來看，每一代封裝技術的本質區(qū)別是芯片與電路連接方式的區(qū)別，隨著封裝技術的發(fā)展，實現(xiàn)了連接密度和傳輸速率不斷提高。

2. 典型封裝技術

2.1 單芯片封裝

2.1.1 倒片封裝（Flip-Chip）：芯片倒置，利用凸塊連接

倒片封裝舍棄金屬引線，利用凸塊（bumping）連接。傳統(tǒng)的引線鍵合方法采用細金屬線進行連接，通過熱、壓力和超聲波能量，將金屬引線與芯片焊盤以及基板焊盤牢固焊接，實現(xiàn)了芯片與基板之間的電氣互連和芯片之間的信息傳遞。這一過程中，金屬引線在焊接的過程中起到了關鍵作用，通過引線實現(xiàn)了有效的電連接。引線鍵合廣泛應用于射頻模塊、存儲芯片以及微機電系統(tǒng)器件封裝。而倒裝封裝舍棄引線，在芯片頂側形成焊球，然后將芯片翻轉貼到對應的外部電路的基板上，利用加熱熔融的焊球實現(xiàn)芯片與基板焊盤結合。這種封裝技術通常被廣泛應用于高性能處理器（如CPU和GPU）、芯片組（Chipset）以及其他要求高密度互連和緊湊尺寸的集成電路封裝。倒片封裝與引線鍵合在工藝的不同之處在于：

1）倒片封裝將芯片倒置，芯片正面倒扣在基板上；2）倒片封裝舍棄金屬引線，利用凸塊連接，需要進行凸塊鍵合。

與傳統(tǒng)的引線鍵合相比，倒裝芯片具備眾多優(yōu)勢：

1）更高的連接密度：傳統(tǒng)的引線鍵合方法只有外部邊緣用于連接，而倒裝封裝可以充分利用整個芯片表面區(qū)域進行互聯(lián)。倒裝芯片面陣列凸點能夠提供更多的輸入輸出管腳，實現(xiàn)更高的傳輸速度和更低的延遲時間，適用于高功率集成電路封裝。

2）更短的互聯(lián)距離：倒裝芯片之間的電氣連接不再依賴于傳統(tǒng)的引線，而是通過焊點直接接觸，減少了信號傳輸時的電阻、電感，降低信號延遲。

3）更小的封裝尺寸：倒片封裝可以實現(xiàn)更小的封裝尺寸，因為倒裝芯片采用并行工藝，芯片之間的連接不再依賴于引線，而是通過焊點直接接觸，減少了封裝面積和體積。

4）更高的散熱效率：倒片封裝可以實現(xiàn)更高的散熱效率，因為倒裝芯片不采用塑封封裝，使得芯片背面可以進行有效的冷卻，提高散熱效率。

5）更高的可靠性：倒片封裝可以避免引線鍵合過程中出現(xiàn)的引線斷裂、彎曲、錯位等問題，通過環(huán)氧填充確保了封裝的可靠性和耐久性。

倒片封裝的關鍵工藝是Bumping。凸塊是定向生長于芯片表面，與芯片焊盤直接相連或間接相連的具有金屬導電特性的凸起物，按材質可分為金凸塊、焊球凸塊、銅柱凸塊。主流的凸塊工藝均采用圓片級加工，即在整片圓片表面的所有芯片上加工制作凸塊，常用方式有蒸發(fā)方式、印刷方式和電鍍方式。焊球電鍍凸塊的工藝流程為：首先，采用濺射或其它物理氣相沉積的方式在圓片表面沉積一層Ti/Cu作為電鍍所需種子層；其次，在圓片表面旋涂一定厚度的光刻膠，并運用光刻曝光工藝形成所需要圖形；然后，圓片進入電鍍機，通過控制電鍍電流、時間等，從光刻膠開窗圖形的底部開始生長并得到一定厚度的金屬層作為UBM；最后，通過去除多余光刻膠、UBMEtching及回流工藝實現(xiàn)電鍍凸塊制作。

2.1.2 扇入型/扇出型封裝（Fan-In/Fan-Out）：在晶圓上進行整體封裝，成本更低

晶圓級封裝（Wafer-Level Packaging, WLP）是一種直接在晶圓上完成封裝的技術。晶圓級封裝與傳統(tǒng)封裝的區(qū)別在于，傳統(tǒng)封裝先將成品晶圓切割成單個芯片再封裝；晶圓級封裝在芯片還在晶圓上時就進行整體封裝，封裝完成再進行切割分片。晶圓級封裝具備以下優(yōu)點：1）成本更低：晶圓級封裝的成本相對較低，因為批次性處理方式使得成品晶圓能夠一次性全部封裝。

2）體積更小：晶圓級封裝把整個芯片作為一個整體進行封裝，此外，晶圓級封裝通常采用無引腳或極少引腳的形式，進一步減小封裝體積。

晶圓級封裝可分為兩大類型：扇入型WLCSP（Fan-In Wafer Level Chip Scale Package, Fan-In WLCSP）和扇出型WLCSP（Fan-Out Wafer Level Chip Scale Package, Fan-Out WLCSP）。在扇入型WLCSP中，封裝尺寸與芯片本身尺寸相同，封裝布線、絕緣層和錫球直接位于晶圓頂部。扇出型WLCSP在封裝后的尺寸大于芯片本身尺寸，是指先對晶圓進行切割再封裝，切割好的芯片排列在載體上，芯片與芯片之間的空隙用環(huán)氧樹脂模塑料填充，重塑成晶圓。然后，這些晶圓將從載體中取出，進行晶圓級處理，并被切割成扇出型WLCSP單元。

扇入型WLCSP具備如下優(yōu)點：1）尺寸最小化：扇入型封裝實現(xiàn)了尺寸的最小化，最終的二維平面尺寸與芯片尺寸相同；2）工藝成本低：無需基板和導線等封裝材料，因為錫球直接固定在芯片上；3）生產效率高：封裝工藝在晶圓上一次性完成。但扇入型WLCSP也存在一些局限。由于采用硅芯片作為封裝外殼，扇入型封裝的物理和化學防護性能相對較弱。在封裝尺寸上，如果封裝錫球的陳列尺寸大于芯片尺寸，將無法進行封裝。此外，如果晶圓上的芯片數(shù)量較少或生產良率較低，則扇入型WLCSP的封裝成本要高于傳統(tǒng)封裝。扇入型封裝常用于低I/O數(shù)量（一般小于400）和較小裸片尺寸的工藝中。

扇出型WLCSP是對扇入型封裝的改進，具備如下優(yōu)點：1）提高I/O數(shù)量：扇入型的封裝錫球均位于芯片表面，而扇出型的封裝錫球可以延伸至芯片以外。2）防護性能更強：扇出型封裝受填充的環(huán)氧樹脂模塑料保護。

WLP工藝流程的關鍵工藝為重新布線(RDL)。首先，涂覆第一層聚合物薄膜，以加強芯片的鈍化層，起到應力緩沖的作用。聚合物種類有光敏聚酰亞胺（PI）、苯并環(huán)丁烯（BCB）、聚苯并惡唑（PBO）。其次，重布線層（RDL），對芯片的鋁/銅焊區(qū)位置重新布局，使新焊區(qū)滿足對焊料球最小間距的要求，并使新焊區(qū)按照陣列排布。光刻膠作為選擇性電鍍的模板以規(guī)劃RDL的線路圖形，濕法蝕刻去除光刻膠和濺射層。然后，涂覆第二層聚合物薄膜，使圓片表面平坦化并保護RDL層。在第二層聚合物薄膜光刻出新焊區(qū)位置。隨后，凸點下金屬層（UBM），采用和RDL一樣的工藝流程制作。最后，為植球步驟，焊膏和焊料球通過掩膜板進行準確定位，將焊料球放置于UBM上，放入回流爐中，焊料經回流融化與UBM形成良好的浸潤結合，達到良好的焊接效果。