半導(dǎo)體先進(jìn)封裝行業(yè)，現(xiàn)狀及發(fā)展趨勢(shì)（下）

2.2 多芯片封裝

2.2.1 2.5D/3D封裝：多層芯片堆疊，AI驅(qū)動(dòng)下HBM需求大增，CoWoS產(chǎn)能成為算力關(guān)鍵卡口

2.5D封裝和3D封裝的區(qū)別在于是否有硅中階層（Si Interposer）。在2.5D封裝中，所有芯片和被動(dòng)元器件均在基板平面上方，至少有部分芯片和被動(dòng)元器件安裝在中介層上，中介層通常作為一個(gè)載體，承載著各種電路組件和接口。而3D封裝舍棄中介層，直接在芯片上打孔和布線，電氣連接上下層芯片。所有芯片和被動(dòng)元器件器件均位于基板平面上方，芯片堆疊在一起，在基板平面的上方有穿過(guò)芯片的硅通孔（TSV），在基板平面的下方有基板的布線和過(guò)孔。

2.5D/3D封裝的關(guān)鍵工藝是硅通孔技術(shù)（through silicon via, TSV）。TSV是一種垂直互連技術(shù)，其概念由威廉·肖克利于1958年首次提出，是指連接硅晶圓兩面并與硅襯底以及其他通孔絕緣的電互連結(jié)構(gòu)。TSV的尺寸通常在10μm×100μm和30μm×200μm之間，開(kāi)口率介于0.1%~1%。與傳統(tǒng)平面互連相比，TSV能夠縮短互連長(zhǎng)度、減小信號(hào)延遲、降低寄生電容和電感，實(shí)現(xiàn)芯片間低功耗和高速通信，同時(shí)增加寬帶并實(shí)現(xiàn)封裝的小型化。TSV目前主要應(yīng)用于芯片三維堆疊、硅轉(zhuǎn)接板等領(lǐng)域。硅轉(zhuǎn)接板是芯片和有機(jī)基板的中間層，分為無(wú)源和有源兩類，其中無(wú)源轉(zhuǎn)接板僅包含金屬互連層，而有源轉(zhuǎn)接板則可集成供電、片內(nèi)網(wǎng)絡(luò)通信等功能。

根據(jù)TSV被制作的時(shí)間順序，有3種類型的TSV工藝。分為先通孔工藝（Via First）、中通孔工藝（Via Middle）和后通孔工藝（Via Last），分別指TSV制作在晶圓制作工藝中的前、中或后段。

Via First是指在器件（如MOSFET器件）結(jié)構(gòu)制造之前，先進(jìn)行TSV結(jié)構(gòu)的通孔刻蝕，孔內(nèi)沉積高溫電介質(zhì)（熱氧沉積或化學(xué)氣相沉積），然后填充摻雜的多晶硅。多余的多晶硅通過(guò)CMP去除。

Via Middle常常指在形成器件之后但在制造疊層之前制造的通孔工藝。在有源器件制程之后形成TSV結(jié)構(gòu)，然后內(nèi)部沉積電介質(zhì)。淀積阻擋層鈦金屬和銅種子層，然后電鍍銅填充通孔，或通過(guò)化學(xué)氣相沉積鎢金屬填充通孔。

Via Last包括兩種工藝。正面后通孔工藝是在Back End of Line（BEOL）工藝處理結(jié)束后，從晶圓正面形成通孔的一種制造工藝。從概念上講，在晶圓上制造的后通孔工藝與中通孔工藝相似，但是對(duì)工藝溫度有進(jìn)一步的限制（必須小于400℃）。背面后通孔工藝是在BEOL工藝處理結(jié)束后，從晶圓背面進(jìn)行通孔結(jié)構(gòu)的一種制造工藝。首先使用粘合劑將兩個(gè)器件晶圓以面對(duì)面方式粘合，接下來(lái)，將頂部晶圓減薄，將TSV結(jié)構(gòu)刻蝕至頂部晶圓和底部晶圓上的焊盤(pán)，孔內(nèi)沉積電介質(zhì)，最后，將金屬沉積到TSV結(jié)構(gòu)中并進(jìn)行表面金屬層再布線。

HBM使用2.5D/3D封裝技術(shù)打破“內(nèi)存墻”制約，成為AI及高性能計(jì)算需求下的主流方案。高帶寬內(nèi)存(High Bandwidth Memory, HBM)通過(guò)邏輯芯片和多層的DRAM堆疊來(lái)實(shí)現(xiàn)高速數(shù)據(jù)傳輸，突破了帶寬瓶頸，成為AI訓(xùn)練芯片的首選。第一代HBM的架構(gòu)如下圖所示，由4層DRAM和邏輯芯片堆疊在一起，每層之間通過(guò)TSV和微凸點(diǎn)連接。每個(gè)HBM有8個(gè)通道，每個(gè)通道有128個(gè)I/O，因此每個(gè)HBM有1024個(gè)I/O，即合計(jì)1024個(gè)TSV位于HBM的中間區(qū)域。存儲(chǔ)器和處理器通過(guò)無(wú)源轉(zhuǎn)接板上的再布線層（RDL）將HBM邏輯芯片的端口物理層（Port Physical Layer, PHY）與處理器的PHY相連。HBM的性能較傳統(tǒng)GDDR5更具優(yōu)勢(shì)，GDDR5的帶寬最高可達(dá)32 GB/s，而HBM1、HBM2和HBM2的帶寬分別達(dá)到了128 GB/s、307 GB/s和819 GB/s。其中，HBM內(nèi)部的DRAM堆疊屬于3D封裝，而HBM與芯片其他部分合封于硅中介層上屬于2.5D封裝。

HBM的帶寬提升源于堆棧式封裝帶來(lái)的高位寬以及I/O速率的提升。1）位寬：HBM的位寬是GDDR5的32倍。顯存帶寬是指顯示芯片與顯存之間的數(shù)據(jù)傳輸速率，帶寬的計(jì)算公式為：顯存帶寬(GB/s) = 顯存實(shí)際頻率(MHz) × 顯存數(shù)據(jù)倍率 × 顯存等效位寬(bit) / 8。GDDR5的頻率可達(dá)1750 MHz，采用4倍速率機(jī)制，其等效頻率為7000 MHz，但GDDR5內(nèi)部I/O位寬僅32 bit；相比之下，HBM的頻率為500 MHz，采用2倍速率機(jī)制，等效頻率為1000 MHz，但HBM內(nèi)部I/O位寬高達(dá)1024 bit，將帶寬提升至128 GB/s。HBM之所以能實(shí)現(xiàn)32倍于GDDR5的I/O位寬，是因?yàn)樗捎昧硕褩Ｊ皆O(shè)計(jì)，通過(guò)TSV堆棧方式將DRAM裸片垂直堆疊放置，從而實(shí)現(xiàn)在相同底面積上布置了數(shù)倍的DRAM顆粒，以達(dá)到更高的I/O數(shù)量。2）I/O速率：在數(shù)值上，顯存速率和顯存頻率是相等的，使帶寬計(jì)算公式簡(jiǎn)化為：顯存帶寬(GB/s) = 顯存數(shù)據(jù)速率(Gbps) × 顯存等效位寬(bit) / 8。這是因?yàn)轱@存速率表示每秒傳輸?shù)臄?shù)據(jù)位數(shù)，單位為bps (bits per second)。顯存頻率以MHz為單位，頻率單位赫茲的本質(zhì)就是，描述了單位時(shí)間內(nèi)完成周期性變化的次數(shù)。因此，在數(shù)值上，顯存速率和顯存頻率是相等的。根據(jù)JEDEC固態(tài)技術(shù)協(xié)會(huì)發(fā)布的HBM3標(biāo)準(zhǔn)，HBM3定義高達(dá)6.4 Gb/s的數(shù)據(jù)速率，堆棧中的DRAM芯片數(shù)量（四到十六個(gè)）及其具體容量（每堆棧4 GB到64 GB）不等，計(jì)算得到初始HBM3堆棧可提供每堆棧819GB/s的傳輸帶寬。

HBM堆棧層數(shù)增加對(duì)芯片間鍵合技術(shù)提出更高的要求，關(guān)鍵改進(jìn)是使用混合鍵合替代原來(lái)的微凸點(diǎn)鍵合。混合鍵合是一種實(shí)現(xiàn)介質(zhì)層與介質(zhì)層、金屬與金屬界面無(wú)縫隙鍵合的技術(shù)，芯片鍵合界面由介質(zhì)層（通常為SiO2）和金屬（通常為Cu）組成。SiO2介質(zhì)層為集成單元提供機(jī)械支撐與電氣隔離，Cu-Cu鍵合提供芯片間的垂直電氣互連。對(duì)于Cu和SiO2混合鍵合結(jié)構(gòu)，首先要對(duì)鍵合表面進(jìn)行等離子或快速原子束表面激活處理，之后進(jìn)行直接鍵合，最后進(jìn)行退火處理。退火在增強(qiáng)SiO2-SiO2鍵合強(qiáng)度的同時(shí)，也促進(jìn)了Cu晶粒的生長(zhǎng)和擴(kuò)散以實(shí)現(xiàn)Cu-Cu鍵合。海力士計(jì)劃將混合鍵合技術(shù)應(yīng)用于下一代HBM4產(chǎn)品，混合鍵合技術(shù)可以大幅縮小電極尺寸，從而實(shí)現(xiàn)更高的I/O密度，同時(shí)可以顯著縮小芯片之間的間隙，減少產(chǎn)品厚度。

混合鍵合的主要優(yōu)點(diǎn)包括：1）縮小互聯(lián)間距：它可以實(shí)現(xiàn)超細(xì)間距的芯片互連，比傳統(tǒng)微凸點(diǎn)連接提高了10倍以上。超細(xì)間距的連線將增加布線的有效使用面積，增加通道數(shù)量，并實(shí)現(xiàn)數(shù)據(jù)處理串并行轉(zhuǎn)換，簡(jiǎn)化I/O端口電路，增大數(shù)據(jù)傳輸帶寬。2）降低信號(hào)延時(shí)：它可以實(shí)現(xiàn)芯片之間的無(wú)凸點(diǎn)互連通信，取消微凸點(diǎn)連接，進(jìn)一步降低通道的寄生電感性和信號(hào)延時(shí)。3）減薄芯片厚度：混合鍵合可以實(shí)現(xiàn)超薄芯片的制備，通過(guò)芯片的減薄可以大幅降低芯片的厚度和重量，并進(jìn)一步提升互連帶寬；4）提高鍵合可靠性：混合鍵合還可以提高鍵合的可靠性，通過(guò)分子尺度的銅-銅觸點(diǎn)融合和二氧化硅-二氧化硅的分子共價(jià)鍵連接，大幅提高了界面鍵合力，增強(qiáng)了芯片對(duì)環(huán)境的適應(yīng)性。

HBM的高密度連接和短互聯(lián)間距，要求臺(tái)積電的CoWoS封裝技術(shù)。CoWoS是臺(tái)積電于2012年研發(fā)的一種2.5D集成封裝技術(shù)，可分為CoW和oS兩步，CoW（chip on wafer）是將計(jì)算核心、I/O die、HBM等芯片封裝在硅中介層上；然后再把CoW芯片整體封裝在基板（Substrate）上，即oS（on substrate）環(huán)節(jié)。CoWoS可以節(jié)省空間，實(shí)現(xiàn)HBM所需的高互聯(lián)密度和短距離連接；還能將不同制程的芯片封裝在一起，在滿足AI、GPU等加速運(yùn)算的需求的同時(shí)控制成本。目前所有先進(jìn)的AI計(jì)算芯片都使用HBM，而幾乎所有HBM都封裝在CoWoS上。

根據(jù)中介層材料的不同，CoWoS有三種變體：CoWoS-S（中介層是Si襯底）、CoWoS-R（中介層由RDL構(gòu)成）和CoWoS-L（中介層由Chiplet和RDL組成），其中CoWoS-S為量產(chǎn)主要配置。CoWoS-S利用硅片作為橋梁，芯片互聯(lián)密度最高；出于成本的考慮，CoWoS-R采用有機(jī)轉(zhuǎn)接板，但也導(dǎo)致芯片互聯(lián)密度較低；CoWoS-L將小硅橋安裝在有機(jī)轉(zhuǎn)接板中，僅在芯片鏈接部分使用硅片，實(shí)現(xiàn)鄰近芯片邊緣的高密度連接，生產(chǎn)成本和性能介于CoWoS-R和CoWoS-S之間。

2024年，CoWoS預(yù)計(jì)為臺(tái)積電帶來(lái)70億美元營(yíng)收。AI需求驅(qū)動(dòng)下，CoWoS在臺(tái)積電營(yíng)收的比重逐漸上升。根據(jù)Information Network估計(jì)，2022/2023/2024年CoWoS收入占臺(tái)積電營(yíng)收的比例將分別達(dá)到7.00%/7.49%/8.21%。以臺(tái)積電2024年全年?duì)I收指引852.37億美元估算，AI將帶來(lái)約69.94億美元的CoWoS營(yíng)收，較2023年同比增長(zhǎng)34.69%。

CoWoS的絕大多數(shù)需求來(lái)自AI。英偉達(dá)的H100、A100均由臺(tái)積電代工，并使用CoWoS先進(jìn)封裝。根據(jù)Omdia，2023Q3英偉達(dá)售出近50萬(wàn)個(gè)A100和H100 GPU，Meta和微軟是最大買家，其次是谷歌、亞馬遜、甲骨文和騰訊。得益于人工智能和高性能計(jì)算的需求，本財(cái)年第三季度，Nvidia在數(shù)據(jù)中心硬件上獲得了145億美元的收入。龐大的需求量導(dǎo)致CoWoS產(chǎn)能供不應(yīng)求。除了英偉達(dá)外，AMD的最新AI GPU產(chǎn)品MI300也導(dǎo)入臺(tái)積電的CoWoS（2.5D）和SoIC（3D）的技術(shù)。此外，還有一系列ASIC芯片，如英特爾的Habana Gaudi、谷歌的TPU v5e、亞馬遜的Inferentia和Trainium芯片等。

根據(jù)我們的測(cè)算，CoWoS封裝的單價(jià)為722.08美元/顆，2023年/2024年基于CoWoS的芯片出貨量將達(dá)到346萬(wàn)顆/693萬(wàn)顆，其中供給英偉達(dá)的芯片分別為130萬(wàn)顆/433萬(wàn)顆。按照12英寸晶圓面積70695 mm2和H100、A100、Epic Genoa、MI300四種AI芯片平均面積980mm2，測(cè)算得到每張晶圓上芯片數(shù)約72顆。根據(jù)Information Network給出的2022年CoWoS月產(chǎn)能為8500片以及前文測(cè)算的2022年臺(tái)積電CoWoS收入，得到單顆芯片CoWoS封裝價(jià)格約為722.08美元。而根據(jù)DigiTimes的報(bào)道，2023年CoWoS年產(chǎn)能約12萬(wàn)片，2024年將沖上24萬(wàn)片，其中英偉達(dá)將取得14.4-15萬(wàn)片。由于這些芯片多在7nm和5nm節(jié)點(diǎn)生產(chǎn)，保守假設(shè)良率為40%。我們以英偉達(dá)2023年和2024年分別取得4.5萬(wàn)片和15萬(wàn)片的產(chǎn)能來(lái)算，預(yù)計(jì)英偉達(dá)出貨量約130萬(wàn)顆和433萬(wàn)顆。全體AI芯片出貨量約346萬(wàn)顆和693萬(wàn)顆，對(duì)應(yīng)2023年/2024年CoWoS將產(chǎn)生25億美元/50億美元收入。

供需短缺情況將在13個(gè)月內(nèi)得到緩解，非臺(tái)積供應(yīng)鏈（non TSMC）有機(jī)會(huì)受益。臺(tái)積電已于2023年第二季度開(kāi)始采取行動(dòng)擴(kuò)產(chǎn)，包括將部分InFO產(chǎn)能從龍?zhí)掇D(zhuǎn)移至南科，以便在龍?zhí)掇D(zhuǎn)擴(kuò)CoWoS產(chǎn)能。2023年7月25日，臺(tái)積電宣布擬投資900億新臺(tái)幣（約206億元人民幣）于竹科轄下銅鑼科學(xué)園區(qū)新建先進(jìn)封裝廠，以加速擴(kuò)產(chǎn)CoWoS產(chǎn)能，預(yù)計(jì)2026年底建廠完成，2027年開(kāi)始量產(chǎn)。此外，臺(tái)積電同時(shí)也將部分委外至其他封測(cè)廠，聯(lián)電、安靠、矽品等均提供產(chǎn)能支持。影響CoWoS擴(kuò)產(chǎn)的關(guān)鍵是設(shè)備交貨時(shí)間較長(zhǎng)。臺(tái)積電董事長(zhǎng)劉德音在2023年9月6日出席大師論壇專題演講會(huì)時(shí)稱，CoWoS預(yù)期1年半后可100%滿足客戶需求。因此對(duì)非臺(tái)積供應(yīng)鏈來(lái)說(shuō)，在CoW端接單的窗口期已不足13個(gè)月，加之?dāng)U產(chǎn)時(shí)間考慮，各封測(cè)廠商對(duì)于擴(kuò)產(chǎn)態(tài)度與規(guī)模較為保守。

2.2.2 系統(tǒng)級(jí)封裝（SiP）：多個(gè)子芯片集成，良率更高

系統(tǒng)級(jí)封裝（System In Package, Sip）是指將多個(gè)子芯片集成在一個(gè)封裝中，從而實(shí)現(xiàn)一個(gè)基本完整的功能的封裝方式。傳統(tǒng)的摩爾定律主要關(guān)注處理器和存儲(chǔ)器的技術(shù)發(fā)展趨勢(shì)，而這些器件可能只占據(jù)整個(gè)系統(tǒng)中器件數(shù)目的10%。除此之外，系統(tǒng)中還包括電源、天線、過(guò)濾器、傳感器、驅(qū)動(dòng)電路、轉(zhuǎn)換電路、開(kāi)關(guān)、電阻和電容等。如果試圖將這些技術(shù)集成在單一芯片中，可能會(huì)導(dǎo)致性能不佳。因此，業(yè)界正在積極開(kāi)發(fā)SiP（系統(tǒng)級(jí)封裝）等封裝技術(shù)，以實(shí)現(xiàn)更好的性能和集成。

SiP封裝技術(shù)介于SoC芯片和chiplet封裝之間。系統(tǒng)級(jí)芯片SoC（System on a Chip）將不同功能元器件整合在單個(gè)芯片，開(kāi)發(fā)時(shí)間長(zhǎng)、良率低，且各功能模塊的納米制程必須相同。系統(tǒng)級(jí)封裝SiP（System in a Package）將多芯片異構(gòu)集成，開(kāi)發(fā)時(shí)間較短、良率較高，部分可重復(fù)使用。單獨(dú)IP集成Chiplet將一類滿足特定功能的小芯粒通過(guò)die-to-die內(nèi)部互聯(lián)，各功能模塊的納米制程可以不同。

SiP可以采用水平式、堆疊式或嵌入式的封裝方式。從結(jié)構(gòu)上看，SiP可以分為三類，一類是2D封裝結(jié)構(gòu)，其中多個(gè)芯片水平排列在基板上，這種結(jié)構(gòu)的封裝面積較大，封裝效率較低，但是工藝相對(duì)簡(jiǎn)單和穩(wěn)定。另一類是堆疊封裝，其中芯片垂直疊放，這種結(jié)構(gòu)可以實(shí)現(xiàn)高效的封裝，充分發(fā)揮SiP的技術(shù)優(yōu)勢(shì)，3D SiP的實(shí)現(xiàn)需要多種先進(jìn)的封裝工藝，如芯片堆疊(CoC)、硅通孔(TSV)等，以確保整個(gè)系統(tǒng)的可靠性和性能。還有一類是嵌入式封裝，需要使用埋入式基底(Embedded Subtrate)技術(shù)。

2.2.3 芯粒（Chiplet）：多顆小芯粒靈活組裝，支持異構(gòu)集成

Chiplet將芯片劃分為小芯粒，具備靈活性和功能性優(yōu)勢(shì)。Chiplet對(duì)需要實(shí)現(xiàn)的復(fù)雜功能進(jìn)行分解，然后開(kāi)發(fā)出多種具有單一特定功能的裸芯片，這些來(lái)自不同功能、不同工藝節(jié)點(diǎn)的裸芯片可相互進(jìn)行模塊化組裝，最終形成一個(gè)完整的芯片。這種方法實(shí)現(xiàn)了異質(zhì)集成，為芯片設(shè)計(jì)帶來(lái)了更大的靈活性和可擴(kuò)展性，有效提升了產(chǎn)品的功能性。當(dāng)前，Chiplet架構(gòu)主要應(yīng)用于服務(wù)器處理器芯片、人工智能加速芯片、通信芯片、移動(dòng)與桌面處理器芯片和晶圓級(jí)處理器芯片。

在Chiplet架構(gòu)中，芯粒之間通過(guò)互連接口實(shí)現(xiàn)電氣連接。下圖展示了基于Chiplet架構(gòu)的芯片，該芯片包含三種不同功能的芯粒。這些芯粒通過(guò)D2D互連接口進(jìn)行電氣互連，同時(shí)通過(guò)硅轉(zhuǎn)接板和基板進(jìn)行物理連接。芯粒與硅轉(zhuǎn)接板之間通過(guò)micro bump互連，以支持芯粒間高速信號(hào)的高密度互連。硅轉(zhuǎn)接板與底部基板之間則通過(guò)C4 bump實(shí)現(xiàn)互連，用于傳遞電源和外部I/O等功能。

Chiplet具備良率、成本、異構(gòu)計(jì)算優(yōu)勢(shì)，適用于復(fù)雜功能的定制化需求。由于Chiplet由多顆芯粒組成，單顆芯粒的面積較小，其良率高。直接設(shè)計(jì)一整塊SoC的面積較大，可能導(dǎo)致較低的良率，從而帶來(lái)高昂的成本。此外，Chiplet技術(shù)支持封裝內(nèi)部的異構(gòu)集成，可以根據(jù)模塊功能選擇芯片制程，針對(duì)特定功能模塊設(shè)計(jì)專用的高性能芯片，對(duì)于其他通用芯片粒采用成熟制程。

Chiplet封裝技術(shù)也正邁向3D封裝，互聯(lián)節(jié)距持續(xù)縮小。Chiplet封裝廣泛使用各類先進(jìn)封裝技術(shù)，包括2D MCM、2.3D封裝、2.5D-轉(zhuǎn)接板、2.5D-FOP、2.7D-硅橋、3D封裝-bumped、3D封裝-bumpless等。封裝結(jié)構(gòu)已從2D封裝發(fā)展到3D封裝，互聯(lián)間距從12μm縮短至0.5μm以下，bump節(jié)距從過(guò)去的130μm縮小至3μm。互連帶寬逐步增加，互連質(zhì)量逐步提升。

3. 先進(jìn)封裝市場(chǎng)

3.1 市場(chǎng)規(guī)模：受下游旺盛需求拉動(dòng)，先進(jìn)封裝增速高于傳統(tǒng)封裝 

AI及高性能計(jì)算需求旺盛，先進(jìn)封裝景氣度高于整體封裝行業(yè)。根據(jù)JW Insights和Yole，全球先進(jìn)封裝市場(chǎng)規(guī)模有望從2022年378億美元上升至2026年482億美元，CAGR約為6.26%。從全球封裝市場(chǎng)結(jié)構(gòu)來(lái)看，2022年先進(jìn)封裝的市場(chǎng)份額為47.2%。由于先進(jìn)封裝市場(chǎng)增速超過(guò)傳統(tǒng)分裝市場(chǎng)增速，先進(jìn)封裝的市場(chǎng)份額將持續(xù)提升，預(yù)計(jì)至2026年將達(dá)到50.2%。

目前先進(jìn)封裝仍然以倒片封裝為主，3D堆疊和ED增速較快。根據(jù)JW Insights和Yole，F(xiàn)lip-chip是市場(chǎng)規(guī)模最大的先進(jìn)封裝工藝，2022年市場(chǎng)規(guī)模達(dá)到290.94億美元，占比76.7%，其后為3D堆疊（38.33億美元）、Fan-out（22.05億美元）、WLCSP（26.98億美元）、ED（0.78億美元）。在各先進(jìn)封裝工藝中，成長(zhǎng)性較高的是3D堆疊和ED。3D堆疊封裝2022年市場(chǎng)規(guī)模為38.33億美元，預(yù)計(jì)2026年可以達(dá)到73.67億美元，2022年-2026年CAGR為18%，主要是受高性能運(yùn)算、AI等領(lǐng)域的需要拉動(dòng)。嵌入式基板封裝（ED）是一種先進(jìn)的封裝技術(shù)，在5G硬件和CIS等場(chǎng)景有較大的增量空間。2022年ED的市場(chǎng)規(guī)模為0.78億美元，預(yù)計(jì)2026年可以達(dá)到1.89億美元，2022年-2026年CAGR為25%。

3.2 競(jìng)爭(zhēng)格局：海外IDM和Foundry掌握先進(jìn)封裝前沿技術(shù)

IDM（集成電路制造商）和Foundry（晶圓代工廠）開(kāi)拓高端3D封裝，而OSAT（外包封測(cè)公司）主攻中低端倒裝、晶圓級(jí)封裝。根據(jù)Yole，2022年集成電路先進(jìn)封裝市場(chǎng)中，OSATs的市場(chǎng)份額為65.1%，IDM的市場(chǎng)份額為22.6%，F(xiàn)oundry的市場(chǎng)份額為12.3%。先進(jìn)封裝頭部六位玩家市場(chǎng)份額超70%，包括3所外包封測(cè)公司日月光（占比25.0%）、安靠（占比12.4%）、長(zhǎng)電科技（占比8.8%），1所晶圓代工廠臺(tái)積電（占比12.3%）以及2所集成電路制造商三星（占比9.4%）、英特爾（占比6.7%）。

先進(jìn)封裝向2.5D/3D進(jìn)發(fā)，技術(shù)路線由海外Foundry和IDM廠主導(dǎo)。臺(tái)積電已成為先進(jìn)封裝技術(shù)創(chuàng)新的引領(lǐng)者之一，相繼推出了基板上晶圓上的芯片（Chip on Wafer on Substrate, CoWoS）封裝、整合扇出型（Integrated Fan-Out, InFO）封裝、系統(tǒng)整合芯片（System on Integrated Chips, SoIC）等；英特爾推出了嵌入式多芯片互連橋接（Embedded Multi-Die Interconnect Bridge，EMIB）、三維邏輯芯片封裝（Foveros）等先進(jìn)封裝技術(shù)；三星推出了I-Cube（Interposer-Cube）、X-Cube（eXtended-Cube）技術(shù)。

文章來(lái)源：半導(dǎo)體封裝工程師之家