14nm以上制程工藝節(jié)點演變路徑剖析

一、引言

在摩爾定律的指導下，集成電路的制造工藝一直在不斷向前演進。得益于智能手機的流行，人們對芯片制造工藝技術節(jié)點有所耳聞。例如90nm、28nm、14nm、7nm等等，要想了解這些技術節(jié)點的真正含義，首先要做以下剖析：

為什么這個尺寸重要呢。因為晶體管的作用，是把電子從一端源極，通過一段溝道，送到另一端漏極，這個過程完成了之后，信息的傳遞就完成了。因為電子的速度是有限的，在現(xiàn)代晶體管中，一般都是以飽和速度運行，所以需要的時間基本就由這個溝道的長度來決定。越短，就越快。這個溝道的長度，和前面說的晶體管尺寸，大體上可以認為是一致的。但是二者有區(qū)別，溝道長度是一個晶體管物理的概念，而用于技術節(jié)點的那個尺寸，是制造工藝的概念，二者相關，但不相等。

在微米時代，一般這個技術節(jié)點的數(shù)字越小，晶體管的尺寸也越小，溝道長度也就越小。但是在22nm節(jié)點之后，晶體管的實際尺寸，或者說溝道的實際長度，是大于這個數(shù)字的。比方說，英特爾的14nm的晶體管，溝道長度其實是20nm左右。

根據(jù)以上介紹，晶體管微縮過程中涉及到三個問題，分別是：

第一，為什么要把晶體管的尺寸縮小，是按照何等比例縮小，引申為晶體管微縮有什么好處？

第二，為什么技術節(jié)點的數(shù)字不能等同于晶體管的實際尺寸？或者說，在晶體管的實際尺寸并沒有按比例縮小的情況下，為何要宣稱是新一代的技術節(jié)點？引申為晶體管微縮有哪些技術難點？

第三，晶體管微縮的技術節(jié)點發(fā)展歷程是怎樣的？每一代都有怎樣的技術進步？

二、工藝節(jié)點演變路徑

2.1 縮小晶體管尺寸

晶體管尺寸越小，速度就越快。這個快是可以直接解釋為基于晶體管的集成電路芯片的性能提升。尺寸縮小之后，集成度（單位面積的晶體管數(shù)量）大幅提升。一是可以增加芯片的功能，二是集成度提升的直接結(jié)果是成本的下降。這也是為什么半導體行業(yè)50年來一如既往地追求摩爾定律的原因，因為如果達不到這個節(jié)點，自家產(chǎn)品成本就會高于能達到同標準的友商，距離淘汰就不遠了。

晶體管微縮可以降低單個晶體管的功耗。根據(jù)微縮的規(guī)則，會降低整體芯片的供電電壓，進而降低功耗。但有個例外，就是從物理原理上說，單位面積的功耗并不降低。因此就成為晶體管微縮的一個很嚴重的問題，因為理論上的計算是理想情況，實際上，不僅功耗不降低，反而是隨著集成度的提高而升高。

在2000年的時候，人們已經(jīng)預測，根據(jù)摩爾定律，如果沒有任何技術進步的話，晶體管縮小到2010年時，其功耗密度可以達到火箭發(fā)動機的水平，這樣的芯片當然是不可能正常工作的。即便達不到該水平，太高的溫度也會影響晶體管的性能。以上是晶體管微縮的主要誘因。可以看出，都是重量級的性能提升、功能改善、成本降低的方法，所以業(yè)界才會一直堅持到現(xiàn)在。

那么晶體管是怎樣縮小的呢？物理原理是恒定電場，因為晶體管的物理學通俗地說，是電場決定的，所以只要電場不變，晶體管的模型就不需要改變，這種方式被證明效果最佳，被稱為Dennard Scaling，提出者是IBM。

電場等于電壓除以尺寸。既然要縮小尺寸，就要等比降低電壓。如何縮小尺寸。簡單將面積縮小到原來的一半。面積等于尺寸的平方，因此尺寸就縮小大約0.7。看一下晶體管技術節(jié)點的數(shù)字：130nm、90nm、65nm、45nm、32nm、22nm、14nm、10nm、7nm、5nm，會發(fā)現(xiàn)它們是一個大約為0.7為比的等比數(shù)列，就是這個原因。當然，前面說過，在現(xiàn)在，這只是一個命名的習慣，跟實際尺寸已經(jīng)有很大差距了。

2.2 節(jié)點的數(shù)字不能等同于晶體管的實際尺寸

為什么現(xiàn)在的技術節(jié)點不再直接反應晶體管的實際尺寸了呢？原因也很簡單，因為無法做到這個程度的微縮了。

首先，原子尺度的計量單位是埃（?），為0.1nm。10nm的溝道長度，也就只有不到100個硅原子而已。晶體管本來的物理模型這樣的：用量子力學的能帶理論計算電子的分布，用經(jīng)典的電流理論計算電子的輸運。電子在分布確定之后，仍然被當作一個粒子來對待，而不是考慮它的量子效應。因為尺寸大，所以不需要。但是越小，就越不行了，就需要考慮各種復雜的物理效應，晶體管的電流模型也就不再適用。

其次，即使用經(jīng)典的模型，性能上也出了問題，這個叫做短溝道效應（Short-channel effects），其結(jié)果是損害晶體管的性能。短溝道效應其實很好理解，通俗地講，晶體管是一個三個端口的開關。前面已經(jīng)說過，其工作原理是把電子從一端（源極）輸運到另一端（漏極），這是通過溝道進行的；另外還有一個端口（柵極）的作用是，決定溝道是否打開。以上操作都是通過在各端口上施加特定電壓來完成的。

評估晶體管性能的關鍵點在于，必須要打得開，也要關得緊。短溝道器件，打得開沒問題，但是關不緊。原因就是尺寸太小，內(nèi)部有很多電場上的互相干擾，以前都是可以忽略不計的，現(xiàn)在則會導致柵極電場不能發(fā)揮全部作用，因此關不緊。關不緊的后果就是有漏電流，簡單地說就是出現(xiàn)不需要、浪費的電流。這部分電流可不能小看，因為此時晶體管是在休息，沒有做任何事情，卻在白白地耗電。目前，集成電路中的這部分漏電流導致的能耗，已經(jīng)占到了總能耗的近一半，所以也是目前晶體管設計和電路設計改進的一個主攻方向。

最后，芯片制造也越來越難做到那么小的尺寸。決定制造工藝的最小尺寸的設備，叫做光刻機。它的主要功能是，把預先印制好的電路設計，像洗照片一樣洗到晶圓表面上去，在我看來就是一種Bug級的存在，因為吞吐率非常地高。否則那么復雜的集成電路，如何才能制造出來呢。比如英特爾的處理器，據(jù)說需要40多張不同的設計模板，先后不斷地曝光，才能完成整個處理器設計的印制。

但是光刻機，顧名思義，是用光的，當然不是可見光，但總之是光。而稍有常識就會知道，所有用光的東西，都有一個本質(zhì)的問題，就是衍射。光刻機不例外。因為這個問題的制約，任何一臺光刻機所能刻制的最小尺寸，基本上與它所用的光源的波長成正比。波長越小，尺寸也就越小，這個道理是很簡單的。

業(yè)界十多年來在光刻技術上投入了巨資，先后開發(fā)了各種魔改級別的技術，諸如浸入式光刻（把光程放在某種液體里，因為光的折射率更高，而最小尺寸反比于折射率）、相位掩模（通過180度反向的方式來讓產(chǎn)生的衍射互相抵消，提高精確度）等等，就這樣一直撐到了現(xiàn)在，支持了60nm以來的所有技術節(jié)點的進步。

高端光刻機的光源，是世界級的工業(yè)難題。極紫外（EUV）光刻機的光源波長降到了13nm。但是，因為在這個波長，已經(jīng)沒有合適的介質(zhì)可以用來折射光并構(gòu)成所必須的光路了，因此這個技術里面的光學設計，全部是反射，而在如此高的精度下，設計如此復雜的反射光路，本身就是難以想象的技術難題。這還不算什么，此問題已經(jīng)能被克服了。最難的還是光源，雖然可以產(chǎn)生所需的光線，但是強度遠低于工業(yè)生產(chǎn)的需求，造成EUV光刻機的晶圓良率若達不到要求，換言之拿來用就會賠本。一臺EUV光刻機，就是上億美元。由于以上三個原因，其實很早開始就導致晶體管的尺寸縮小進入了深水區(qū)，越來越難。到了22nm之后，芯片已經(jīng)無法按比例縮小了。因此，就沒有再追求一定要縮小，反而是采用了更加優(yōu)化的晶體管設計，配合上CPU架構(gòu)上的多核多線程等一系列技術，繼續(xù)為消費者提供相當于更新?lián)Q代了的產(chǎn)品性能。因為這個原因，技術節(jié)點的數(shù)字仍然在縮小，但是已然不再等同于晶體管的尺寸，而是代表一系列構(gòu)成這個技術節(jié)點的指標的技術和工藝的總和。

2.3 晶體管微縮過程中面臨的問題

技術節(jié)點的縮小過程中，晶體管的設計是如何發(fā)展的？首先要搞清楚，晶體管設計的思路是什么。無非是兩點：一是提升開關響應速度，二是降低漏電流。為了講清楚這個問題，最好的方法是看下晶體管的漏電流-柵電壓的關系圖，比如下面這種：橫軸代表柵電壓，縱軸代表漏電流，且縱軸一般是對數(shù)坐標。

前面說過，柵電壓控制晶體管的開關?？梢钥闯觯詈玫木w管，是那種能夠在很小的柵電壓變化內(nèi)，一下子就從完全關閉（漏電流為0），變成完全打開（漏電流達到飽和值），也就是虛線。這個性質(zhì)有多方面的好處，接下來再說。顯然這種晶體管不存在于這個星球上。

原因是，在經(jīng)典的晶體管物理理論下，衡量這個開關響應能力的標準，叫做亞閾擺幅（Subthreshold Swing），有一個極限值，約為60 mV/dec。降低這個值，和降低漏電流、提升工作電流（提高速度）、降低功耗等要求，是等同的，因為這個值越低，在同樣的電壓下，漏電流就越低。而為了達到同樣的工作電流，需要的電壓就越低，這樣等同于降低了功耗。所以說這個值是晶體管設計里面最重要的指標，并不過分。

圍繞這個指標，以及背后的晶體管性能設計的幾個目標，大家都做了哪些事情呢。

先看工業(yè)界，畢竟實踐是檢驗真理的唯一標準。下面的描述，和技術節(jié)點的對應有一定出路：65nm 引入Ge strained 的溝道。strain原理是通過在適當?shù)牡胤綋诫s一點點的鍺到硅里面去，鍺和硅的晶格常數(shù)不同，因此會導致硅的晶格形狀改變。但根據(jù)能帶理論，這個改變可以在溝道的方向上提高電子遷移率，而遷移率高，就會提高晶體管的工作電流。而在實際中，人們發(fā)現(xiàn)，這種方法對于空穴型溝道的晶體管（p-mos），比對電子型溝道的晶體管（n-mos），更加有效。

2.4 里程碑的突破，45nm引入高k絕緣層

45nm技術節(jié)點引入了高k值絕緣層/金屬柵極的配置。這其實是兩項技術，但其實都是為了解決同一個問題：在很小的尺寸下，如何保證柵極有效的工作。前面沒有細說晶體管的結(jié)構(gòu)，見下圖。

以上是一個最基本的晶體管結(jié)構(gòu)示意圖，現(xiàn)在的晶體管早就不長這樣了，但是任何半導體物理都是從這兒開始講起的，所以這是“標準版”的晶體管，又被稱為體硅（bulk）晶體管。Gate是柵極，還有一個Oxide（絕緣層），卻是晶體管所有的構(gòu)件中最關鍵的一個。它的作用是隔絕柵極和溝道。因為柵極開關溝道，是通過電場進行的，電場的產(chǎn)生又是通過在柵極上加一定的電壓來實現(xiàn)的，但是歐姆定律告訴我們，有電壓就有電流。如果有電流從柵極流進了溝道，那么還談什么開關，早就漏了。所以，需要絕緣層。

為什么是Oxide而不是insulator。因為最早的絕緣層就是和硅非常自然地共處的二氧化硅，其相對介電常數(shù)（衡量絕緣性的指標，越高，對晶體管性能來說越好）約是3.9。一個好的絕緣層是晶體管的生命線。但需要說明的是，硅天然就具有這么一個性能超級好的絕緣層，對于半導體工業(yè)來說，是一件有歷史意義的幸運的事情。有人曾經(jīng)感慨，上帝都在幫助人類發(fā)明集成電路，首先給了那么多的沙子（硅晶圓的原料），又給了一個完美的天然絕緣層。所以至今，硅極其難被取代。一個重要原因就是，作為制造晶體管的材料，其綜合性能實在是太完美了。

二氧化硅雖好，在晶體管尺寸縮小到一定限度時，也會出現(xiàn)了問題。縮小尺寸的過程中，電場強度是保持不變的，在這樣的情況下，從能帶的角度看，因為電子的波動性，如果絕緣層很窄很窄的話，那么有一定的幾率電子會發(fā)生隧穿效應（tunneling effect）而越過絕緣層的能帶勢壘，產(chǎn)生漏電流?？梢韵胂鬄榇┻^一堵比自己高的墻。這個電流的大小和絕緣層的厚度，以及絕緣層的勢壘高度成負相關。因此厚度越小，勢壘越低，漏電流越大，對晶體管越不利。

但是在另一方面，晶體管的開關性能、工作電流等等，都需要擁有一個很大的絕緣層電容。實際上，如果這個電容無限大的話，會達到理想化的60 mV/dec的SS極限指標。這里說的電容都是指單位面積的電容。這個電容等于介電常數(shù)除以絕緣層的厚度。顯然，厚度越小，介電常數(shù)越大，對晶體管越有利。

可以看出，已經(jīng)出現(xiàn)了一對設計目標上的矛盾，那就是絕緣層的厚度要不要繼續(xù)縮小。實際上在這個節(jié)點之前，二氧化硅已經(jīng)縮小到了不到2nm的厚度，也就是十幾個原子層的厚度，漏電流的問題已經(jīng)取代了性能的問題，成為頭號大敵。于是聰明絕頂?shù)娜祟悾_始想辦法。人類很貪心的，既不愿意放棄大電容的性能增強，又不愿意冒漏電的風險。于是人類說，如果有一種材料，介電常數(shù)很高，同時能帶勢壘也很高，那么是不是就可以在厚度不縮小的情況下（保護漏電流），繼續(xù)提升電容（提高開關性能）。

于是大家就開始找，找了許多種奇奇怪怪的材料，終于最后經(jīng)過驗證，確定使用一種名為HfO2的材料。這個就叫做high-k，這里的k是相對介電常數(shù)（相對于二氧化硅的而言）。當然，這個工藝的復雜程度，遠遠超過描述的這么簡單。具備high-k性質(zhì)的材料很多，但是最終被采用的材料，一定要具備許多優(yōu)秀的電學性質(zhì)。

鑒于二氧化硅真的是一項非常完美的晶體管絕緣層材料，而且制造工藝流程和集成電路的其它制造步驟可以方便地整合，所以找到這樣一項各方面都符合半導體工藝制造的要求的高性能新的絕緣層材料，是一件了不起的成就。

至于金屬柵極，是與high-k配套的一項技術。在晶體管的最早期，柵極是用鋁制作，后來經(jīng)過發(fā)展，改用重摻多晶硅制作，因為工藝簡單，性能好。到了high-k這里，大家發(fā)現(xiàn)，high-k材料有兩個副作用，一是會莫名其妙地降低工作電流，二是會改變晶體管的閾值電壓。閾值電壓就是把晶體管的溝道打開所需要的最小電壓值，這個值是非常重要的晶體管參數(shù)。

這個原理不細說了，主要原因是，high-k材料會降低溝道內(nèi)的載流子遷移率，并且影響在界面上的費米能級的位置。載流子遷移率越低，工作電流就越低，而所謂的費米能級，是從能帶理論的圖像上來解釋半導體電子分布的一種分析方法。簡單來說，它的位置會影響晶體管的閾值電壓。這兩個問題的產(chǎn)生，都和high-k材料內(nèi)部的偶極子分布有關。偶極子是一端正電荷一端負電荷的一對電荷系統(tǒng)，可以隨著外加電場的方向而改變自己的分布，high-k材料的介電常數(shù)之所以高的原因，就跟內(nèi)部的偶極子有很大關系。所以這是一把雙刃劍。

于是人們又想，就想到了用金屬做柵極，因為金屬有一個效應叫做鏡像電荷，可以中和掉high-k材料的絕緣層里的偶極子對溝道和費米能級的影響。這樣一來就兩全其美。至于這種或這幾種金屬究竟是什么，除了掌握技術的那幾家企業(yè)之外，外界沒有人知道，是商業(yè)機密。于是摩爾定律再次勝利。

32nm節(jié)點采用了第二代的high-k絕緣層/金屬柵工藝。因為45nm英特爾取得了巨大的成功（在很多晶體管、微處理器的發(fā)展圖上，45nm這一代的晶體管，會在功耗、性能等方面突然出現(xiàn)一個較大的進步標志），32nm 時候繼續(xù)在基礎上改換更好的材料，繼續(xù)了縮小尺寸的老路。當然，前一代的Ge strain工藝也是繼續(xù)使用的。

2.5 聰明的IBM，天才的英特爾

22nm FinFET（英特爾稱為3D三柵極晶體管）這一代的晶體管，在架構(gòu)上進行了一次變革。變革的最早設計可以追溯到美國加州大學伯克利分校的胡正明教授2000年左右提出的三柵極和環(huán)柵晶體管物理模型，后來被英特爾變?yōu)榱爽F(xiàn)實。

英特爾推出了3D三柵極晶體管，其中晶體管溝道增加到第三維度。電流是從溝道的三面（頂部、左側(cè)和右側(cè)）來控制的，而不是像傳統(tǒng)平面晶體管一樣，只從頂部控制。最終的結(jié)果就是能夠更好地控制晶體管、最大程度利用晶體管開啟狀態(tài)時的電流，并且在關閉狀態(tài)時最大程度減少漏電流。

直觀地說，如果看回前面的那張“標準版”的晶體管結(jié)構(gòu)圖的話，在尺寸很短的晶體管里面，因為短溝道效應，漏電流是比較嚴重的。而大部分的漏電流，是通過溝道下方的那片區(qū)域流通的。溝道在圖上并沒有標出來，是位于氧化絕緣層以下、硅晶圓表面的非常非常薄（1～2 nm）的一個窄窄的薄層。溝道下方的區(qū)域被稱為耗盡層，就是大部分的淺色區(qū)域。

于是有人就開始想啊，既然電子是在溝道中運動，那么我為何非要在溝道下面留有這么一大片耗盡層呢。當然這是有原因的，因為物理模型需要這片區(qū)域來平衡電荷。但是在短溝道器件里面，沒有必要非要把耗盡層和溝道放在一起，等著漏電流白白地流過去。于是有人（IBM）開了一個腦洞：把這部分硅直接拿掉，換成絕緣層，絕緣層下面才是剩下的硅，這樣溝道就和耗盡層分開了，因為電子來源于兩極，但是兩極和耗盡層之間，被絕緣層隔開了，這樣除了溝道之外，就不會漏電了。這個叫做SOI（絕緣層上硅），雖然沒有成為主流，但是因為有其優(yōu)勢，所以現(xiàn)在還有制造廠在搞。

有人（英特爾）又想了，既然都是拿掉耗盡層的硅，插入一層氧化層，那么為什么非要放上一堆沒用的硅在下面，直接在氧化層底下，再弄一個柵極，兩邊夾著溝道，豈不是更好。但英特爾還覺得不夠，又想，既然如此，有什么必要非得把氧化層埋在硅里面。把硅弄出來，周圍像三明治一樣地被包裹上絕緣層，外面再放上柵極，豈不是更加優(yōu)化。于是就有了FinFET。FinFET勝出在于，不僅大大降低了漏電流，而且因為在硅鰭狀物（Fin）三面的每一面安裝一個柵極，這些柵極都是連在一起的，因此等于大大地增加了前面說過的那個絕緣層電容，也就是大大地提升了晶體管的開關性能。所以又是一次革命性的進步。

這個設計其實不難想到，難的是如何能做到。為什么呢。因為豎起來的那一部分硅，也就是用作溝道的硅，太薄了，只有不到10nm，不僅遠小于晶體管的最小尺寸，也遠小于最精密的光刻機所能刻制的最小尺寸。于是如何把這個Fin給弄出來，還得弄好，成了真正的難題。

英特爾的做法是很聰明的，解釋起來需要很多張工藝流程圖。但是基本原理是，這部分硅不是光刻出來的，而是長出來的。它先用普通精度的光刻蝕出一堆架子，然后再沉淀一層硅，在架子的邊緣就會長出一層很薄的硅，然后再用選擇性的刻蝕把多余的材料弄走，剩下的就是這些立著的、超薄的硅鰭狀物了。當時說出這套方法的時候，徹底絕了。14nm 繼續(xù)FinFET。14nm晶體管的SEM橫截面圖，大家感受一下，F(xiàn)in的寬度只有平均9nm。當然了，在所有的后代的技術節(jié)點中，前代的技術也是繼續(xù)整合采用的。所以現(xiàn)在業(yè)界和研究中，一般聽到的晶體管，都被稱作high-k/metal gate Ge-strained 14 nm FinFET，它整合了多年的技術精華。

三、結(jié)語

技術節(jié)點不能進步，是不是一定就是壞事。28nm 這個節(jié)點，其實不屬于前面提到的標準的dennard scaling 的一部分，但是這個技術節(jié)點，直到現(xiàn)在，仍然在半導體制造業(yè)界占據(jù)了很大的一塊市場份額。臺積電、中芯國際等這樣的代工廠，都是在28nm上玩得很轉(zhuǎn)的。為何，因為這個節(jié)點被證明是一個在成本、性能、需求等多方面達到了比較優(yōu)化的組合的一個節(jié)點，很多芯片產(chǎn)品，并不需要使用過于昂貴的FinFET技術，28nm完全能夠滿足自己的需求。

但是有一些產(chǎn)品，比如主流的CPU、GPU、FPGA、Memory等，其性能的提升有相當一部分是來自于芯片制造工藝的進步。所以再往后如何繼續(xù)提升這些產(chǎn)品的性能，是很多人心中的問號，也是新的機會。

文章來源：ICPMS冷知識