在之前，有人曾表示，混合鍵合將成為自 EUV 以來半導(dǎo)體制造最具變革性的創(chuàng)新。事實上，它將對設(shè)計流程產(chǎn)生比 EUV 本身更大的影響，從封裝架構(gòu)延伸到單元設(shè)計和布局。知識產(chǎn)權(quán)生態(tài)系統(tǒng)將發(fā)生巨大重塑，制造流程也將發(fā)生巨大重塑。2D 晶體管縮小的時代仍將繼續(xù)，但步伐緩慢，但混合鍵合將帶來芯片設(shè)計者思考 3D 的新時代。

但semianalysis卻表示，隨著這句充滿炒作的謠言結(jié)束，我們應(yīng)該注意到，將混合鍵合技術(shù)大規(guī)模推向市場存在許多重大的工程和技術(shù)挑戰(zhàn)，因為如今它僅保留給少數(shù) AMD 芯片、CMOS 圖像傳感器和一些供應(yīng)商的 3D 芯片和NAND。這種轉(zhuǎn)變將重塑供應(yīng)變化和設(shè)計流程。

半導(dǎo)體行業(yè)觀察之前的文章《混合鍵合，成為“芯”寵》中，就介紹了這個技術(shù)。在這里，我們編譯了semianalysis的科普文章，帶大家進一步了解這個技術(shù)。

在封裝史上，最后一次重大范式轉(zhuǎn)變是從引線鍵合到倒裝芯片。從那時起，更先進的封裝形式（例如晶圓級扇出和 TCB）一直是相同核心原理的漸進式改進。這些封裝方法都使用某種帶焊料的凸塊作為硅與封裝或板之間的互連。這些技術(shù)可以一直縮小到約 20 微米的間距。

到目前為止，我們在多部分先進封裝系列中討論的主要封裝類型和工藝流程已達到 220 微米到 100 微米規(guī)模，并且主要使用焊料作為各種小芯片銅互連之間的介質(zhì)。為了進一步擴展，需要另一種范式轉(zhuǎn)變：采用混合鍵合的無凸塊互連?；旌湘I合的尺寸超出了 10 微米互連間距，路線圖為 100 納米范圍，并且它不使用任何中介物（intermediary），例如具有更高電阻的焊料。

相反，不同芯片或晶圓的互連直接通過銅通孔連接。直接銅連接可以降低電阻，從而在向各種芯片發(fā)送數(shù)據(jù)時降低功耗。當(dāng)與連接數(shù)量的數(shù)量級增加相結(jié)合時，需要對設(shè)計進行徹底的重新思考。

在介紹混合鍵合之前，我們再看一下先進封裝的全部意義是什么？我們可以看到，封裝技術(shù)的進步旨在實現(xiàn)更大的互連密度（每個區(qū)域有更多的互連），減少跡線長度（trace length ）以降低每比特傳輸?shù)难舆t和能量。我們可以看到混合鍵合如何解決這兩個問題：跡線長度顯顯著縮短，因此延遲盡可能低，無需on-die，并且在某些情況下比芯片上的global rounding更短，并且互連間距可以遠低于 10 微米以增加密度。

從上圖中，我們可以看到AMD 3D V-Cache的橫截面，它采用臺積電的SoIC-X的die-to-wafer混合鍵合。頂部和底部硅之間的鍵合界面是混合鍵合層，存在于硅芯片（silicon dies）的金屬層的頂部。混合鍵合層是一種電介質(zhì)（現(xiàn)在最常見的是 SiO 或 SiCN），采用通常為亞 10 微米間距的銅焊盤和通孔進行圖案化。

電介質(zhì)的作用是使每個焊盤絕緣，使得焊盤之間不存在信號干擾。銅焊盤通過硅通孔 (TSV) 連接到芯片金屬層。TSV 需要向堆棧中的其他芯片傳輸電源和信號。當(dāng)?shù)撞啃酒懊娉隆保╢ace down）放置時，需要這些通孔來連接頂部芯片上的金屬層，穿過晶體管層到達底部芯片上的金屬層。

信號正是通過這些銅焊盤進行芯片間通信。這種鍵合之所以是“混合”鍵合，是因為它是電介質(zhì)-電介質(zhì)鍵合（dielectric-dielectric bond）和直接銅對銅鍵合（direct copper-to-copper bond）的組合。鍵合界面之間沒有使用額外的粘合劑或材料。

高度僅為 1 微米的顆粒會導(dǎo)致直徑為 10 毫米的粘合空隙，從而導(dǎo)致鍵合缺陷。對于基于凸塊的互連，器件和基板之間始終存在間隙，因為使用了底部填充或非導(dǎo)電薄膜，因此可以容納一些顆粒。

保持清潔至關(guān)重要，而且非常具有挑戰(zhàn)性。顆粒來自晶圓切割、研磨和拋光等許多步驟。任何類型的摩擦都會產(chǎn)生顆粒，這是一個問題，特別是因為混合鍵合涉及機械拾取芯片并將其放置在其他芯片的頂部。工具中存在大量來自芯片鍵合頭和芯片翻轉(zhuǎn)器的運動。顆粒是不可避免的，但有幾種技術(shù)可以減輕對良率的影響。

當(dāng)然，定期進行晶圓清洗以去除污染物。然而，清潔是不完美的，并且不能一次性去除 100% 的污染物，因此最好首先避免污染物。混合鍵合所需的潔凈室比其他形式的先進封裝所需的潔凈室要先進得多。

因此，混合鍵合一般需要1級/ISO 3級或更好的潔凈室和設(shè)備。例如，臺積電和英特爾正在一路邁向 ISO 2 或 ISO 1 級別。這是混合鍵合被視為“前端”工藝的一個主要原因，即它發(fā)生在類似于晶圓廠的環(huán)境中，而不是傳統(tǒng)封裝廠商 (OSAT) 的環(huán)境中。鑒于清潔度要求的升級，OSAT 很難追求混合鍵合。如果大多數(shù) OSAT 想要參與混合鍵合，則需要建造更新、更先進的潔凈室，而臺積電和英特爾等公司可以使用較舊的晶圓廠或按照與現(xiàn)有晶圓廠類似的標(biāo)準(zhǔn)進行建設(shè)。

混合鍵合的工藝流程還涉及許多傳統(tǒng)上僅由晶圓廠專用的工具。ASE 和 Amkor 等外包組裝和測試公司 (OSAT) 在化學(xué)氣相沉積 (CVD)、蝕刻、物理氣相沉積 (PVD)、電化學(xué)沉積 (ECD)、化學(xué)機械平坦化 (CMP) 和表面處理方面經(jīng)驗相對較少準(zhǔn)備/激活。

清潔度要求和工具增加相結(jié)合導(dǎo)致成本大幅增加。與其他形式的封裝相比，混合粘合工藝并不便宜。我們將在下面介紹整個流程。

拋光后，需要在整個流動過程中始終保持這種光滑度。避免任何可能損壞該表面的步驟，例如嚴(yán)厲的清潔。即使是用于晶圓分類的探測也需要進行調(diào)整，以免表面受到損壞。

W2W鍵合良率更高的原因在于對準(zhǔn)和鍵合步驟是分開的。在 W2W 工具中，有一個單獨的腔室（chamber）來執(zhí)行對齊。一旦頂部和底部晶圓對齊，它們就會被移入鍵合室（bonding chamber，處于真空中），在那里用一點力將它們壓在一起，大約 20 分鐘后，形成初始預(yù)鍵合。

W2W 的關(guān)鍵在于它是一個更加干凈的過程，步驟更少。在對準(zhǔn)和鍵合之前，可以清潔晶圓以去除大部分顆粒。芯片分割是顆粒污染的一個來源，僅發(fā)生在鍵合之后。由于它是晶圓級工藝，因此還可以為對準(zhǔn)步驟提供更多的時間，因此較長的對準(zhǔn)時間不會像芯片級工藝那樣損害良率。

腔室內(nèi)也沒有發(fā)生太多運動，因此腔室內(nèi)本身的污染物較少。目前，W2W鍵合機可以實現(xiàn)50nm以下的對準(zhǔn)精度。W2W鍵合已經(jīng)是一個成熟的工藝并且不是特別昂貴。證據(jù)是我們看到它廣泛應(yīng)用于大眾市場產(chǎn)品，如 3 層圖像傳感器和 NAND。

W2W 鍵合效果很好，但一個主要限制是無法執(zhí)行晶圓分類來選擇已知良好的芯片 (KGD)。這會導(dǎo)致將有缺陷的芯片粘合到良好的芯片上，從而導(dǎo)致良好硅的浪費。

鑒于此，W2W 用于良率高的晶圓，這通常意味著較小的設(shè)計。在下圖中我們可以看到W2W和D2W的芯片面積和成本之間的關(guān)系。在較小的芯片尺寸上，W2W 更便宜，因為晶圓產(chǎn)量會更高。然而，當(dāng)我們采用更大的芯片尺寸時，W2W 成本曲線變得更加陡峭，這主要是由丟失的好芯片的成本驅(qū)動的。隨著芯片尺寸的增大，每個晶圓上的良好芯片部分會減少，從而導(dǎo)致有缺陷的芯片和良好芯片的接合更多。

我們可以看到，W2W 用于具有高產(chǎn)量的較小芯片：CMOS 圖像傳感器、3D NAND，并且在邏輯方面到目前為止僅用于Graphcore 的Bow IPU。

雖然 Graphcore Bow IPU 是一款較大的 HPC 芯片，但頂部芯片不是前沿邏輯，而是用于電力傳輸?shù)臒o源電容器芯片，因此其良率應(yīng)該相當(dāng)高，并且硅片要便宜得多。W2W 的另一個缺點是頂部芯片和底部芯片的尺寸必須一致，因此這限制了異構(gòu)集成選項的靈活性。

關(guān)于成本有多種杠桿。主要是晶圓成本、D0（缺陷密度）和建和良率。這些杠桿中的每一個都可能導(dǎo)致更高或更低的成本。請注意，這些是強調(diào)這一點的示例圖。不要使用下面的圖表，因為它沒有顯示實際的鍵合成本。

可以看出，D2W 在小芯片上更昂貴，但在大芯片上，情況就相反了。W2W 更貴。僅測試和鍵合已知良好芯片 (KGD) 的能力至關(guān)重要，這也是晶圓芯片 (D2W) 率先實現(xiàn)產(chǎn)品化的原因，而不是冒著缺陷堆積和浪費優(yōu)質(zhì)硅的風(fēng)險。它可以應(yīng)對較差的良率，但仍然具有商業(yè)上可行的產(chǎn)品。

為了克服限制，我們需要使用 D2W。D2W 鍵合更具挑戰(zhàn)性。執(zhí)行晶圓分類后，KGD 從頂部晶圓上分離出來，并通過拾放工具單獨附著到基礎(chǔ)晶圓上。這在鍵合方面更具挑戰(zhàn)性，因為每個晶圓有更多的鍵合步驟。這些額外的步驟會引入更多的顆粒污染，尤其是來自芯片分割和拾放期間鍵合頭的移動的顆粒污染。

D2W 可以是一個“collective”工藝，其中 KGD 對齊并首先臨時粘合到重構(gòu)的載體晶圓上。然后將重構(gòu)的載體晶圓鍵合到基礎(chǔ)晶圓上以進行實際的預(yù)鍵合。這是為了像 W2W 一樣將對準(zhǔn)和粘合分開，并允許在最終預(yù)粘合、、鍵合之前進行清潔步驟，以清除已積累的任何污染物。缺點是涉及額外的步驟，并且額外的 W2W 鍵合步驟會產(chǎn)生更多的對準(zhǔn)錯誤機會。

這實際上是一個簡單的流程，因為底部芯片也可以在載體晶圓上重構(gòu)。因此，頂部和底部芯片都是從原始硅晶圓上切割而成，并且對 KGD 進行分類。兩組芯片都粘合到各自載體上的精確位置上。然后，通過 W2W 工藝粘合 2 個承載晶圓。這是在臺積電 SOIC 中完成的。因此，每個 AMD 3D V 緩存芯片（底部 CPU 芯片到載體、3D V 緩存小芯片到載體、2x 虛擬硅到載體）和晶圓上晶圓都使用 5 個鍵合步驟。

重構(gòu)的流程還可以用于異構(gòu)集成的更極端的選擇。英特爾在 IEDM 2022 上展示了“準(zhǔn)單片芯片 (QMC：quasi-monolithic chips)”應(yīng)用的一個例子是一個封裝，頂部和底部各有 2 個芯片的異構(gòu)集成。對于頂部和底部，每個芯片都連接到載體晶圓上。然后用厚的無機氧化物（例如SiO2）對晶圓進行模制。W2W 鍵合已完成。然后模制的芯片被分割并附著到封裝基板上以完成流程。

請注意，重構(gòu)區(qū)域中可能存在 TSV。

直接 D2W （Direct D2W）鍵合是將單個芯片直接放置到目標(biāo)晶圓上進行預(yù)接合。Direct D2W 還不太成熟，但由于流程簡化，未來似乎會更多地使用直接 D2W。集體 D2W（collective D2W ） 的好處之一是可以執(zhí)行清潔，然后直接發(fā)送到對準(zhǔn)室以減少污染。最近推出的 D2W 集群工具可以重新創(chuàng)建此流程，從而減少此集體流程的好處。此外，D2W 更適合更精細的焊盤間距，因為對準(zhǔn)變得更具挑戰(zhàn)性，因此消除 W2W 步驟是有好處的，這會在 W2W 步驟中引入額外的未對準(zhǔn)風(fēng)險。

鑒于 D2W 混合鍵合的工藝挑戰(zhàn)和成本，當(dāng)前的應(yīng)用受到限制。AMD 是 2022 年的第一個采用者，并且迄今為止仍然是唯一的采用者。

需要注意的一件事是，W2W 在對準(zhǔn)方面遠遠領(lǐng)先于 D2W，因此，如果您的設(shè)計不是異構(gòu)的，并且晶圓良率足夠高，那么它實際上將是一種更準(zhǔn)確、更高良率的工藝。這種更精細的間距還將解鎖許多 D2W 尚未進入的新用例。

文章來源：半導(dǎo)體行業(yè)觀察編譯自semianalysis