什么是 CoWoS 封裝技術(shù)？

芯片封裝由 2D 向 3D 發(fā)展的過(guò)程中，衍生出多種不同的封裝技術(shù)。其中，2.5D 封裝是一種先進(jìn)的異構(gòu)芯片封裝，可以實(shí)現(xiàn)從成本、性能到可靠性的完美平衡。

目前 CoWoS 封裝技術(shù)已經(jīng)成為了眾多國(guó)際算力芯片廠商的首選，是高端性能芯片封裝的主流方案之一，英偉達(dá)算力芯片的需求增長(zhǎng)大幅提升了 CoWoS 的封裝需求，CoWoS 有望進(jìn)一步帶動(dòng)先進(jìn)封裝加速發(fā)展。

CoWoS 技術(shù)是高端性能封裝的主流方案

近年來(lái)，在先進(jìn)封裝飛速發(fā)展的背景下，開(kāi)發(fā)相關(guān)技術(shù)的公司都將自己的技術(shù)獨(dú)立命名注冊(cè)商標(biāo)，如臺(tái)積電的 lnFO、CoWoS，日月光的 FoCoS，Amkor 的 SLIM、SWIFT，三星的 I-Cube、H-Cube 以及 Intel 的 Foveros、EMIB 等。臺(tái)積電的 CoWos 技術(shù)是高端性能封裝的主流方案之一。隨著 2.5D 和 3D 封裝解決方案變得越來(lái)越復(fù)雜，先進(jìn)封裝主要參與者的封裝組合也在增加。根據(jù) Yole《High End Performance Packaging 2022》，高端性能封裝平臺(tái)包括例如超高密度扇出型封裝（UHD FO）、嵌入式硅橋（Embedded Si Bridge）、硅中介層（Si Interposer）、三維堆棧內(nèi)存（3D Stack Memory）以及 3D SoC 技術(shù)。嵌入式硅橋有兩種解決方案：LSI（臺(tái)積電）和 EMIB（英特爾）。硅中介層技術(shù)包括臺(tái)積電的 CoWoS、三星的 X-Cube以及英特爾的 Foveros 等解決方案。EMIB 與 Foveros 的結(jié)合產(chǎn)生了 CoEMIB 技術(shù)，主要應(yīng)用于英特爾的 Ponte Vecchio 平臺(tái)。三維堆棧內(nèi)存分為三類，分別為 HBM、3DS 和 3D NAND 堆棧。

CoWoS 封裝的優(yōu)勢(shì)

CoWoS（Chip on Wafer on Substrate）封裝技術(shù)具有多項(xiàng)顯著優(yōu)勢(shì)，這些優(yōu)勢(shì)使其在高性能計(jì)算和先進(jìn)半導(dǎo)體制造領(lǐng)域中極為重要：

高密度集成：CoWoS技術(shù)允許在單一封裝中集成多個(gè)芯片，包括處理器、內(nèi)存和其他功能模塊，實(shí)現(xiàn)高密度的系統(tǒng)集成。這種集成方式可以顯著減少芯片間的物理距離，提高整體系統(tǒng)的性能。

縮短互連長(zhǎng)度：通過(guò)使用硅通孔（TSV）技術(shù)，CoWoS能夠?qū)崿F(xiàn)芯片間的垂直互連，從而大幅縮短信號(hào)傳輸路徑，減少信號(hào)延遲和功耗。

增強(qiáng)信號(hào)完整性：由于互連長(zhǎng)度的縮短，信號(hào)在傳輸過(guò)程中的衰減和干擾減少，從而提高了信號(hào)的完整性和可靠性。

降低功耗：更短的互連路徑和優(yōu)化的電源分布網(wǎng)絡(luò)有助于降低整體功耗，這對(duì)于移動(dòng)設(shè)備和數(shù)據(jù)中心等對(duì)能效有嚴(yán)格要求的應(yīng)用尤為重要。

提高帶寬和吞吐量：CoWoS技術(shù)支持高帶寬內(nèi)存（HBM）的集成，這種內(nèi)存技術(shù)提供了遠(yuǎn)高于傳統(tǒng)DDR內(nèi)存的帶寬，非常適合需要大量數(shù)據(jù)處理的應(yīng)用，如人工智能和圖形處理。

減小封裝尺寸：通過(guò)3D堆疊技術(shù)，CoWoS可以在較小的封裝尺寸內(nèi)實(shí)現(xiàn)更多的功能和更高的性能，有助于減小電子設(shè)備的體積。

提升熱管理效率：CoWoS封裝允許更有效地分布和散熱，有助于在高性能計(jì)算中維持穩(wěn)定的溫度，避免過(guò)熱導(dǎo)致的性能下降或損壞。

支持異構(gòu)集成：CoWoS技術(shù)可以集成不同工藝節(jié)點(diǎn)的芯片，實(shí)現(xiàn)異構(gòu)集成，這對(duì)于整合先進(jìn)和成熟工藝的芯片非常有用，可以優(yōu)化成本和性能。

CoWoS 工藝流程

CoWoS 工藝流程包含多項(xiàng)步驟，根據(jù)中國(guó)臺(tái)灣大學(xué)資料，總結(jié)CoWoS 封裝流程可大致劃分為三個(gè)階段。在第一階段，將裸片（Die）與中介層（Interposer）借由微凸塊（uBump）進(jìn)行連接，并通過(guò)底部填充（Underfill）。

在第二階段，將裸片（Die）與載板（Carrier）相連接。封裝基板（載板）是一類用于承載芯片的線路板，屬于 PCB 的一個(gè)技術(shù)分支，也是核心的半導(dǎo)體封測(cè)材料，具有高密度、高精度、高性能、小型化及輕薄化的特點(diǎn)，可為芯片提供支撐、散熱和保護(hù)的作用，同時(shí)也可為芯片與 PCB 母板之間提供電氣連接及物理支撐。在裸片與載板相連接后，利用化學(xué)拋光技術(shù)（CMP）將中介層進(jìn)行薄化，此步驟目的在于移除中介層凹陷部分。

在第三階段，切割晶圓形成芯片，并將芯片連結(jié)至封裝基板。最后加上保護(hù)封裝的環(huán)形框和蓋板，使用熱介面金屬（TIM）填補(bǔ)與蓋板接合時(shí)所產(chǎn)生的空隙。

CoWoS 技術(shù)的變體

目前正在使用的 CoWoS 技術(shù)有三類：

CoWoS-S：該技術(shù)使用單片硅中介層和硅通孔 (TSV)，以促進(jìn)芯片和基板之間高速電信號(hào)的直接傳輸。然而，單片硅中介層存在良率問(wèn)題。

CoWoS-S 封裝CoWoS-R：該技術(shù)用有機(jī)中介層取代了 CoWoS-S 的硅中介層。有機(jī)中介層具有細(xì)間距 RDL，可在 HBM 和芯片之間甚至芯片和基板之間提供高速連接。與 CoWoS-S 相比，CoWoS-R 提供了卓越的可靠性和良率，因?yàn)橛袡C(jī)中介層本身具有柔韌性，可充當(dāng)應(yīng)力緩沖器，并減輕由于基板和中介層之間的熱膨脹系數(shù)不匹配而引起的可靠性問(wèn)題。

CoWoS-R 封裝CoWoS-L：它使用局部硅互連 (LSI) 和 RDL 中介層一起形成重組中介層 (RI)。除了 RDL 中介層之外，它還以硅通孔 (TSV) 的形式保留了 CoWoS-S 的吸引力。這還可以緩解由于在 CoWoS-S 中使用大型硅中介層而產(chǎn)生的產(chǎn)量問(wèn)題。在一些實(shí)現(xiàn)中，它還可以使用絕緣體通孔 (TIV) 代替 TSV 來(lái)最大限度地減少插入損耗。

CoWoS 技術(shù)的應(yīng)用

與系統(tǒng)級(jí)芯片 (SiP) 等舊式封裝技術(shù)相比，CoWoS 技術(shù)可以在一個(gè)封裝中支持更多數(shù)量的晶體管。所有需要大量并行計(jì)算、處理大量數(shù)據(jù)向量以及需要高內(nèi)存帶寬的應(yīng)用程序都最適合使用此技術(shù)。

隨著 CoWoS 的發(fā)展，晶體管數(shù)量增加CoWoS 封裝技術(shù)應(yīng)用廣泛，目前主要應(yīng)用于高性能計(jì)算、通信網(wǎng)絡(luò)、圖像處理以及汽車電子等相關(guān)領(lǐng)域。在高性能計(jì)算領(lǐng)域，CoWoS 封裝具備整合多個(gè)處理器芯片、高速緩存和內(nèi)存于同一封裝中的能力，從而實(shí)現(xiàn)卓越的計(jì)算性能和數(shù)據(jù)吞吐量，這一特性在數(shù)據(jù)中心、超級(jí)計(jì)算機(jī)和人工智能應(yīng)用領(lǐng)域具有突出的重要性，目前 CoWoS 產(chǎn)品聚焦于具備 HBM 記憶模塊的高端產(chǎn)品。

許多公司因 CoWoS 封裝的成功而蓬勃發(fā)展。以下是一些示例：

• NVIDIA 的 AI 芯片依賴 CoWoS 封裝。

• AMD 也在探索將 CoWoS 封裝應(yīng)用于其 AI 芯片。

• 聯(lián)發(fā)科已與臺(tái)積電合作，將 CoWoS 用于其網(wǎng)絡(luò) ASIC。

• 博通 (Broadcom) 采用 CoWoS-L 作為其 ASIC 以滿足深度學(xué)習(xí)和網(wǎng)絡(luò)應(yīng)用的需求。

• Global Unichip Corp. (GUC) 還與臺(tái)積電合作，將      CoWoS 用于其 AI、HPC 和網(wǎng)絡(luò)應(yīng)用芯片。

挑戰(zhàn)與限制

制造復(fù)雜性和成本考慮：CoWoS 是一種 2.5D/3D 集成技術(shù)，與前代技術(shù)相比，制造復(fù)雜性顯著增加。制造復(fù)雜性直接導(dǎo)致采用這種封裝技術(shù)的芯片成本增加。這被認(rèn)為是近年來(lái) HPC 和 AI 芯片成本增加的一個(gè)重要原因。測(cè)試 CoWoS 的成本也會(huì)增加總成本。

集成和良率挑戰(zhàn)：2.5D 和 3D 集成電路需要像任何其他集成電路一樣進(jìn)行測(cè)試，以確保它們沒(méi)有任何制造缺陷。然而，測(cè)試 2.5D 或 3D 集成電路要困難得多，因?yàn)槊總€(gè)晶圓芯片在安裝到中介層之前都需要單獨(dú)測(cè)試，安裝后還需要再次測(cè)試。除此之外，硅通孔 (TSV) 也需要測(cè)試。最后，大型硅中介層特別容易受到制造缺陷的影響，并可能導(dǎo)致產(chǎn)量損失。

散熱挑戰(zhàn)：由于中介層和基板之間的熱膨脹系數(shù) (CTE) 不同，CoWoS 封裝會(huì)遇到散熱問(wèn)題。使用有機(jī)中介層確實(shí)可以在一定程度上限制散熱問(wèn)題。使用底部填充材料可以緩沖硅片和基板之間的熱失配，從而大大提高焊點(diǎn)的壽命。

同樣，在正面，重分布層 (RDL) 的完整性（尤其是兩個(gè)硅片下方的重分布層）容易受到應(yīng)力影響。μ-bump 底部填充材料再次充當(dāng)了硅片和 RDL 之間的應(yīng)力緩沖層。

電氣挑戰(zhàn)：CoWoS 封裝面臨著信號(hào)和電源完整性問(wèn)題等電氣挑戰(zhàn)。

（1）信號(hào)完整性：邏輯晶圓到基板的互連：隨著數(shù)據(jù)速率的提高，由于 TSV 的寄生電容和電感，互連的信號(hào)傳輸會(huì)變差。為了解決這個(gè)問(wèn)題，努力優(yōu)化 TSV，以最大限度地降低電容和電感。邏輯晶圓芯片到 HBM：SoC 和 HBM 之間互連的眼圖性能瓶頸歸因于互連的寄生電阻和電容。

（2）電源完整性：CoWoS 封裝通常用于具有較高數(shù)據(jù)切換率和較低工作電壓的高性能應(yīng)用。這使得這些封裝容易受到電源完整性挑戰(zhàn)。

CoWoS 技術(shù)提供更高水平的集成，使集成電路能夠擴(kuò)展以滿足不斷增長(zhǎng)的計(jì)算能力的需求。該技術(shù)不斷發(fā)展，以確保更好的良率、強(qiáng)大的功率和熱完整性，并進(jìn)一步增加中介層面積，以允許更多晶圓共享同一基板。CoWoS 將在未來(lái)幾年繼續(xù)推動(dòng)半導(dǎo)體行業(yè)的發(fā)展。

文章來(lái)源：半導(dǎo)體封裝工程師之家