據(jù)介紹，臺積電每年生產(chǎn)相當于 110到120萬片的12 英寸晶圓。目前其收入的 50% 或更高（23Q2 為 53%）來自兩種領先的節(jié)點技術(shù)：7nm 和 5nm，3nm 的收入將在今年年底實現(xiàn)，這些節(jié)點約占晶圓的 20%體積。如果按應用平臺劃分，大約 44% 的收入來自 HPC，33% 來自智能手機，其余部分則分布在物聯(lián)網(wǎng)、汽車和其他領域。

就臺積電的生產(chǎn)布局而言，它在臺灣擁有四家超級工廠，專注于 12 英寸生產(chǎn)。這些巨型晶圓廠是分階段建設的，其中臺積電自 2020 年以來將建設新階段的速度從每年 2 個提高到每年 5 個。與這些巨型晶圓廠一起建設的還有 APF6，即先進封裝 Fab 6，于2023年 6 月開業(yè)。

至于備受關(guān)注的臺積電 N3，則來自臺南 Fab 18 的第 5、6 和 8 期，而臺積電未來的 N2 將進入新晶圓廠——新竹的 Fab 20 和臺中的新廠址臺。臺積電近兩年已開工10期，其中5期是在臺灣的制造、2期是在臺灣的先進封裝、3期在海外。

臺積電的海外業(yè)務包括自 2018 年開業(yè)的中國南京一座晶圓廠（Fab 16）、日本熊本的一座新晶圓廠（Fab 23）以及亞利桑那州的兩座新晶圓廠（Fab 21）。亞利桑那州的第一個工廠已開始接收設備，以期在 2024 年實現(xiàn) N4 的批量生產(chǎn)。亞利桑那州的第二個工廠正在建設中，為 N3 建造。亞利桑那州的目標是每年生產(chǎn) 60 萬片晶圓，或者每月啟動 5 萬片晶圓。根據(jù)一貫的做法，一座 Gigafab 每月產(chǎn)量超過 10 萬片，所以亞利桑那州現(xiàn)在只是 Gigafab 的一半。

在日本，熊本工廠已開始生產(chǎn)目前需求量很大的 16/12 納米和 28 納米特種技術(shù)，預計于 2024 年實現(xiàn)量產(chǎn)。臺積電還表示，中國新擴建的工廠于 2022 年開始量產(chǎn) 28 納米技術(shù)。此外，作為制程的一部分，臺積電已經(jīng)將機器學習集成到其生產(chǎn)流程中，以保持質(zhì)量和一致性，同時也優(yōu)化客戶的產(chǎn)量和生產(chǎn)。

有很多報道稱，由于臺積電決定在 N3 中堅持使用 FinFET 技術(shù)，因此報道稱臺積電無法獲得性能優(yōu)勢，并且存在一些延遲。以下是臺積電向我們介紹的有關(guān)其技術(shù)的內(nèi)容。

首先，在良率方面，當前的 N3 具有與 N5 在當前開發(fā)和生產(chǎn)階段相同的缺陷密度 (D0：defect density)，臺積電表示他們在大批量生產(chǎn)中具有“行業(yè)領先”的良率。他們預計 N3 缺陷率將按預期追隨 N5，并在適當?shù)臅r候達到同等水平。請注意，N5 缺陷率約為每平方厘米 0.07 個（或每個晶圓 40-45 個）。

這里有很多數(shù)字需要出合理，但我會和你一起回顧一下。所有這些數(shù)字均引用了 Arm Cortex-A715 內(nèi)核示例，這是最新的內(nèi)核設計之一。

TSMC 表示，從 N5 到 N3E，N3E 的速度（頻率）提高了 18%，密度提高了 30-60%（具體取決于 SoC 與邏輯），并且功耗降低了 32%；N4PRF 則是 N4 的射頻優(yōu)化版本，預計將于 2023 年下半年/2024 年初進行風險生產(chǎn)。

來到3nm節(jié)點，N3 將于 2022 年第四季度進入量產(chǎn)；N3E 同樣將于 2023 年第四季度進入量產(chǎn)，速度提高 5%，密度不變。N3E 已通過性能和良率目標；N3P 將跟隨 N3E，于 2024 年 2H 投入生產(chǎn)。與 N3（非 N3E）相比，N3P 與 N3（非 N3E）相比頻率增加 10%，密度增加 4%；N3X 是更高性能的版本，將于 2025 年量產(chǎn)。與標準 N3 相比，它在相同功率下提供 +15% 的速度和 +4% 的密度。

就目前情況而言，N3E 的幾乎所有 IP 均已準備就緒并經(jīng)過硅驗證，其中 UCIe 和 HBM3 是最后完成的兩個主要部分（但今天已獲得硅前支持）。相比之下，N3P IP 大多仍處于投片前支持或仍在開發(fā)/規(guī)劃中。

臺積電還將開發(fā) N3 的汽車級版本，這基本會發(fā)生在主工藝出貨100 萬片晶圓后，臺積電才后再創(chuàng)建汽車級版本，這會造成 2-3 年的滯后，但在這種情況下，需求足夠高。此外，臺積電將創(chuàng)建N3AE，幫助客戶比平常更早地進行設計。N3A（完整版本）將于 2026 年推出。臺積電表示，他們認為 N3AE 更多的是消費級版本，而 N3A 將是適合企業(yè)部署的完整版本。

現(xiàn)在我們轉(zhuǎn)向臺積電的 N2 路線圖，即使用環(huán)柵晶體管的工藝節(jié)點。

TSMC 使用 Cortex A715 作為基礎設計，聲稱 N3E 節(jié)點速度提高了 5-15%，密度提高了 15% 以上，功耗降低了約 25-30%。圖中的數(shù)字將其轉(zhuǎn)換為與基本 N3 的比較，只是為了保持一致性，但這些數(shù)字可能是非此即彼，而不是組合。

據(jù)消息人士透露，制造這些新晶體管的困難部分實際上是晶體管本身的一致性，因此臺積電似乎需要時間來解決它。TSMC 表示，N2 功耗降低的很大一部分是其設計提供的最低電壓較低，這應該可以滿足當前對高效硬件的需求。N2 的時間表涉及 2025 年的風險生產(chǎn)，那就意味著到下半年，芯片產(chǎn)能增加。

在 N2 的 EDA 方面，臺積電表示所有主要 EDA 工具和供應商均已通過認證。這包括來自 Synopsys 的完整 EDA 堆棧（包括與 Ansys 合作開發(fā) EMIR）、來自 Cadence 的幾乎完整堆棧（具有 EMIR，而不是 Tx STA）以及來自 Synopsys、Cadence 和西門子EDA的模擬器（Simulator）。

來到性能數(shù)據(jù)方面（據(jù)說與 A715 進行比較）。

對于 N3，臺積電推出了一種名為 FinFlex 的新設計模型，允許晶體管使用不同數(shù)量的柵極來實現(xiàn)高性能（稱為 3-2）或高密度（2-1）設計。高性能設計允許更高的頻率，但會降低功耗，而高密度則允許更緊湊的設計，但不能推動太多。

之所以會有這個想法，是因為現(xiàn)代 HPC 核心（例如 x86 或 Arm 核心）將使用性能晶體管，而 IO 和效率核心可能會使用密集晶體管。N2 似乎還沒有 FinFlex 產(chǎn)品，但將兩種晶體管類型與標準 N2 產(chǎn)品進行比較時，N2 在等頻率下的功耗減少了 30%，在等功率下的頻率減少了 13%。這與他們報告的數(shù)字相符，但臺積電為這些數(shù)字提供了更多選擇。

值得注意的是，臺積電的常規(guī) N2 工藝節(jié)點不會采用稱為背面供電（BSPDN）的技術(shù)。這項技術(shù)改變了芯片的構(gòu)建方式——不是將晶體管上方的電源連接和信號連接交織在一起，而是將兩種類型的連接分開——電源在背面，信號在正面。

因為BSPDN是一項復雜的技術(shù)，所以TSMC 將在周期后期提供帶有 BSPDN 的 N2 版本——與標準 N2 相比大約晚六個月。BSPDN 的優(yōu)點還包括更簡單的設計規(guī)則，但增加了密度（比常規(guī) N2 增加10%）和速度（增加5%到10%）。功耗似乎有點難以判斷，因為更高效率的權(quán)衡之一是更低的功耗或更高的性能，而且臺積電似乎專注于 BSPDN 的性能方面，特別是由于功率信號/數(shù)據(jù)信號串擾較少。

同時，我們還發(fā)現(xiàn)了與 TSMC Wafer-on-Wafer 技術(shù)類似的東西——Graphcore 在 N7 上使用 WoW 將一些 MIM 電容器從金屬堆棧的上層遷移到單獨的芯片中，從而使它們更大并且更不易受到干擾，這帶來的最終結(jié)果是更高的效率據(jù)報道，這種技術(shù)可以提高頻率，使性能提高 30%。

BSPDN 更復雜，因為它將所有功能都放在了背面，但沒有像WoW那樣帶來重大變化，因此帶來的好處可能會受到削弱。與其他節(jié)點相比，N2 + BSPDN 似乎還沒有被賦予特定的名稱，因此我們將看看隨著時間的推移它是否會發(fā)生變化。

TSMC 同時還提供 N2 和 N2+BSPDN 作為不同的變體將成為行業(yè)規(guī)范。英特爾已明確表示，對于他們稱為 PowerVia 的 BSPDN 版本，這也將是 20A/18A 節(jié)點客戶的可選附加功能。但由于 BSPDN 涉及的范圍更廣，似乎兩家公司都必須擁有 BSPDN 和非 BSPDN 版本才能滿足所有成本模型和設計選擇。

在N2 和 N2+BSPDN 之后，臺積電已經(jīng)談到了 N2P 和 N2X，但提供的細節(jié)很少。我們預計這些節(jié)點變體將遵循與 N3P 和 N3X 相同的路徑（相對于這些節(jié)點的速度或密度的微小增加）。

除了 N2 系列之外，TSMC 仍在研究Forksheets（用于密度改進的 GAA 變體）、CFET（也是用于主要密度的 GAA 變體，但可能會犧牲性能） 、2D 晶體管以及碳納米管等其他潛在技術(shù)，但典型的改進可能會在未來十年內(nèi)出現(xiàn)。

臺積電的活動還重點關(guān)注了其他技術(shù)，例如作為 3DFabric 內(nèi)存聯(lián)盟一部分的內(nèi)存。臺積電每月與所有供應商舉行小組會議，以確保路線圖和封裝能力保持一致，并確保 JEDEC 和每個人都保持一致。此次活動的焦點是 HBM3 和 HBM4。以下是臺積電對每個合作伙伴的評價。

• JEDEC：HBM4 規(guī)范與 16Hi 堆棧一致；

• 美光：宣布推出 9.2 Gbps 的 HBM3 Gen2 產(chǎn)品，并進行 CoWoS 芯片驗證；

• 三星：HBM3 12Hi 協(xié)作可增加 50% 容量，無緩沖（Buffer-less） HBM 研究正在進行中；

• SK Hynix：HBM3 + HBM4 的CoWoS 協(xié)作，HBM4 上的 DTCO，超越 JEDEC 規(guī)范，還有 UCIe；

根據(jù)此列表，SK Hynix 似乎在 HBM4 方面走得更遠，但美光和三星都在尋求更高容量或更高帶寬的 HBM3。隨著對快速、高容量 HBM 的需求不斷增加，我相信大多數(shù)公司都會采取任何措施 ，但這是可制造性、供應鏈和一致性的情況。HBM4 使用與 HBM3 相同的頻率，但具有雙倍引腳以實現(xiàn)雙倍帶寬，因此它應該是一個“更簡單”的遷移。

在制造的模擬方面，臺積電也在擴展標準單元的工具包。

TSMC 之前發(fā)布了 ADM 1.0，用于模擬設計遷移。在過去，這需要完全定制設計。TSMC 還提供了一種為 N5 和 N3 引入模擬標準單元的方法，現(xiàn)在已擴展到 ADM2.0，提供向后至 N16 并向前至 N2 的標準單元。臺積電的目標是繼續(xù)回到 N28 和 N40，以便獲得更廣泛的客戶采用并縮短上市時間。臺積電還著眼于將其引入 N2+BSPDN、Cadence 和 Synopsys 都在原理圖遷移、電路優(yōu)化和布局遷移方面提供全面的 EDA 支持。

臺積電還分享了公司在 3DFabric 聯(lián)盟以及 3Dblox 封裝方面的進展。

根據(jù)介紹，臺積電的目標是為客戶提供一組通用的可擴展設計語言，與 EDA 供應商的通用集成工具接口，以便靈活集成下一代昂貴的芯片和這些芯片所需的復雜封裝。通過提供 EDA 系統(tǒng)可用于開發(fā)和仿真的統(tǒng)一設計語言集，目標是降低芯片上市的端到端成本，并加快上市時間。

3DFabric 作為一個套件提供，包含文檔、設計流程和技術(shù)文件。其中，一個套件適用于臺積電 8 種封裝技術(shù)。據(jù)了解，這些內(nèi)容分為三類：

1. Integrated Fan Out (InFO)：InFO_oS、InFO_LSI

2. Chip on Wafer on Substrate (CoWoS)：CoWoS-S、CoWoS-L、CoWoS-R

3. System on Integrated Circuit (SoIC)：SoIC-X、SoIC-P

其中，最前面首先面向市場，而且 InFO 選項也幾乎完全來自 3DFabric 套件標準。該套件包含 DRM、DRC、RCX、CAD、PERC、EMIR 等元素，對于 InFO，這兩種變體幾乎都是完整的。CoWoS-S 也已接近完成，但 L 和 R 仍有一些進展。SoIC-X 大約完成了一半，而 SoIC-P 才剛剛開始。

同時，臺積電還對他們與 AMD 在 MI300 上所做的工作非常滿意。它使用了多種合作開發(fā)的新技術(shù)，但臺積電還確認 MI300 象限具有基礎芯片（quadrants feature base die），其中兩個象限（quadrant）是鏡像的。每個象限基芯片（quadrant base die）上都有兩個圖形小芯片或三個 CPU 小芯片，但臺積電將其視為 3D 硅集成的前所未有的壯舉。